FPGA秋招常考笔试题

什么是同步逻辑和异步逻辑？（汉王）

同步逻辑是时钟之间有固定的因果关系。异步逻辑是各时钟之间没有固定的因果关系。

同步时序逻辑电路的特点：各触发器的时钟端全部连接在一起，并接在系统时钟端，只有当时钟脉冲到来时，电路的状态才能改变。改变后的状态将一直保持到下一个时钟脉冲的到来，此时无论外部输入 x 有无变化，状态表中的每个状态都是稳定的。

异步时序逻辑电路的特点：电路中除可以使用带时钟的触发器外，还可以使用不带时钟的触发器和延迟元件作为存储元件，电路中没有统一的时钟，电路状态的改变由外部输入的变化直接引起。

时序设计的实质：

时序设计的实质就是满足每一个触发器的建立/保持时间的要求。

建立时间与保持时间的概念？

建立时间：触发器在时钟上升沿到来之前，其数据输入端的数据必须保持不变的最小时间。

保持时间：触发器在时钟上升沿到来之后，其数据输入端的数据必须保持不变的最小时间。

为什么触发器要满足建立时间和保持时间？

因为触发器内部数据的形成是需要一定的时间的，如果不满足建立和保持时间，触发器将进入亚稳态，进入亚稳态后触发器的输出将不稳定，在0和1之间变化，这时需要经过一个恢复时间，其输出才能稳定，但稳定后的值并不一定是你的输入值。这就是为什么要用两级触发器来同步异步输入信号。这样做可以防止由于异步输入信号对于本级时钟可能不满足建立保持时间而使本级触发器产生的亚稳态传播到后面逻辑中，导致亚稳态的传播。

（比较容易理解的方式）换个方式理解：需要建立时间是因为触发器的D端像一个锁存器在接受数据，为了稳定的设置前级门的状态需要一段稳定时间；需要保持时间是因为在时钟沿到来之后，触发器要通过反馈来锁存状态，从后级门传到前级门需要时间。

什么是亚稳态？为什么两级触发器可以防止亚稳态传播？

这也是一个异步电路同步化的问题。亚稳态是指触发器无法在某个规定的时间段内到达一个可以确认的状态。使用两级触发器来使异步电路同步化的电路其实叫做“一位同步器”，他只能用来对一位异步信号进行同步。两级触发器可防止亚稳态传播的原理：假设第一级触发器的输入不满足其建立保持时间，它在第一个脉冲沿到来后输出的数据就为亚稳态，那么在下一个脉冲沿到来之前，其输出的亚稳态数据在一段恢复时间后必须稳定下来，而且稳定的数据必须满足第二级触发器的建立时间，如果都满足了，在下一个脉冲沿到来时，第二级触发器将不会出现亚稳态，因为其输入端的数据满足其建立保持时间。同步器有效的条件：第一级触发器进入亚稳态后的恢复时间 + 第二级触发器的建立时间 < = 时钟周期。

更确切地说，输入脉冲宽度必须大于同步时钟周期与第一级触发器所需的保持时间之和。最保险的脉冲宽度是两倍同步时钟周期。所以，这样的同步电路对于从较慢的时钟域来的异步信号进入较快的时钟域比较有效，对于进入一个较慢的时钟域，则没有作用。

对于多位的异步信号如何进行同步？

对以一位的异步信号可以使用“一位同步器进行同步”（使用两级触发器），而对于多位的异步信号，可以采用如下方法：1：可以采用保持寄存器加握手信号的方法（多数据，控制，地址）；2：特殊的具体应用电路结构,根据应用的不同而不同；3：异步FIFO。（最常用的缓存单元是DPRAM）

什么是时钟抖动？

时钟抖动是指芯片的某一个给定点上时钟周期发生暂时性变化，也就是说时钟周期在不同的周期上可能加长或缩短。它是一个平均值为0的平均变量。

同步复位与异步复位的区别？

同步复位在时钟沿变化时，完成复位动作。异步复位不管时钟，只要复位信号满足条件，就完成复位动作。异步复位对复位信号要求比较高，不能有毛刺，如果其与时钟关系不确定，也可能出现亚稳态。

如何防止亚稳态？

亚稳态是指触发器无法在某个规定时间段内达到一个可确认的状态。当一个触发器进入亚稳态时，既无法预测该单元的输出电平，也无法预测何时输出才能稳定在某个正确的电平上。在这个稳定期间，触发器输出一些中间级电平，或者可能处于振荡状态，并且这种无用的输出电平可以沿信号通道上的各个触发器级联式传播下去。

解决方法：

1 降低系统时钟频率

2 用反应更快的FF

3 引入同步机制，防止亚稳态传播（可以采用前面说的加两级触发器）。

4 改善时钟质量，用边沿变化快速的时钟信号

什么是竞争与冒险现象?怎样判断?如何消除?  

在组合电路中，门电路两个输入信号同时向相反的逻辑电平跳变称为竞争；由于竞

争而在电路的输出端可能产生尖峰脉冲的现象称为竞争冒险。（也就是由于竞争产生的毛

刺叫做冒险）。

判断方法：  

•代数法：如果布尔式中有相反的信号则可能产生竞争和冒险现象，即逻辑函数在一定条件

下可以化简成 Y=A+A’或 Y=AA’则可以判断存在竞争冒险现象（只是一个变量变化的情

况）；

•卡诺图：有两个相切的卡诺圈并且相切处没有被其他卡诺圈包围，就有可能出现竞争冒险；

•实验法：示波器观测；

解决方法：  

1：加滤波电容，消除毛刺的影响；

2：加选通信号，避开毛刺；

3：增加冗余项消除逻辑冒险。

多时域设计中,如何处理信号跨时域？

不同的时钟域之间信号通信时需要进行同步处理，这样可以防止新时钟域中第一级触

发器的亚稳态信号对下级逻辑造成影响。

信号跨时钟域同步：当单个信号跨时钟域时，可以采用两级触发器来同步；

数据或地址总线跨时钟域：可以采用异步 FIFO 来实现时钟同步；

第三种方法就是采用握手信号。

查找表的原理与结构？  

查找表（look-up-table）简称为 LUT，LUT 本质上就是一个 RAM。目前 FPGA 中多使用 4  

输入的 LUT，所以每一个 LUT 可以看成一个有 4 位地址线的 16x1 的 RAM。当用户通过原理图

或 HDL 语言描述了一个逻辑电路以后，PLD/FPGA 开发软件会自动计算逻辑电路的所有可能的

结果，并把结果事先写入 RAM,这样，每输入一个信号进行逻辑运算就等于输入一个地址进行

查表，找出地址对应的内容，然后输出即可。

.latch 与 register 的区别，为什么现在多用 register，行为级描述中 latch 如何

产生的。（南山之桥）

latch 由电平触发，非同步控制，register 由边沿触发，同步控制。Latch 属于

异步电路设计，没有时钟端，对输入电平敏感，难以保证输出没有毛刺产生，

往往导致时序分析困难，而且不适当的应用 latch 会大量浪费芯片资源。行为

级描述中 latch 一般是由 if 或 case 表述不完全产生的。