PCIe 8.0 规范与 CXL 互连技术深度解读

摘要

一台 8 卡 AI 服务器的 PCIe Retimer 芯片用量已经达到8-16 颗，单机互连芯片成本逼近甚至超过一颗至强处理器——互连不再是算力系统的"配角"，而是成本表上增速最快的单项。PCI-SIG 于 2025 年 8 月正式启动 PCIe 8.0 规范，目标 x16 双向带宽1 TB/s，相当于在同一秒内传输一部 4K 电影的 125 倍。但真正可能颠覆数据中心架构的不是带宽本身，而是建立在这条"管道"之上的 CXL 协议：它让服务器的内存从"私有"变成"共享池"，将数据中心内存利用率从 ~60% 拉升至 ~85% [1][2]。一个反直觉的判断是——AI 推理对互连的需求可能远超训练。训练靠 NVLink 做 GPU 间高速直连，但推理集群需要海量内存做模型加载和 KV Cache，这正是 CXL 内存池化的主战场。PCIe Retimer 市场将从 2022 年的6,990 万美元增长到 2030 年的18.9 亿美元（CAGR ~46%）[3]，而这条赛道全球只有三个玩家。本文的核心判断：**2027-2028 年 CXL 内存池化将在头部云厂商率先落地，届时互连芯片将从"周期性耗材"升级为"架构级刚需"**。

关键词：PCIe 8.0、CXL 内存池化、Retimer 芯片、AI 推理互连、NVLink 博弈、澜起科技、SerDes IP

第一章 引言

1.1 互连，算力时代的暗线

2024 年全球 AI 加速器出货量突破400 万张，但制约集群效率的瓶颈已经从"单卡算力不够"转向"卡和卡之间、卡和内存之间的通道太窄"。NVIDIA H100 的 NVLink 带宽做到了 900 GB/s，但这是一条封闭的私有公路——只有 NVIDIA 自家 GPU 能走。剩下的所有设备（CPU、SSD、网卡、未来的 NPU）只能挤在 PCIe 这条公共高速上。

更关键的变化发生在内存侧。大模型推理时，70% 的延迟来自内存读取而非计算 [4]。一台配 8 张 H100 的服务器本地内存只有 640 GB HBM，而一个 70B 参数模型的 KV Cache 就需要数百 GB的额外空间。内存不够用？加机器。但每台机器的内存是私有的，其他机器用不了——数据中心的内存利用率长期徘徊在55-65%[5]。

这就是 CXL 要解决的问题。

1.2 本文讨论什么

本文聚焦三个问题：

1. PCIe 8.0 的技术路线和落地时间表是什么？它和 CXL 是什么关系？
2. 在 PCIe / CXL / NVLink 三条互连路径的博弈中，谁赢、谁输、谁共生？
3. 互连芯片的产业链机会在哪里？最大的风险是什么？

边界声明：本文不做单只股票的深度估值分析，而是从宏观主题角度拆解赛道的投资逻辑。

第二章 现状数据：互连市场的爆发前夜

2.1 PCIe 代际演进——每翻一倍，难度加一级

PCIe 从 1.0 到 8.0，单通道速率从 2.5 GT/s 走到 256 GT/s，二十年间翻了102 倍。但每一代翻倍的"含金量"完全不同——5.0 之前用 NRZ 调制，信号干净；6.0 开始切 PAM4，信噪比腰斩，必须加 FEC 纠错；8.0 在 2026 年 5 月的 Draft 0.5 阶段已锁定继续使用 PAM4（不引入更复杂的调制方案），技术跳跃前所未有。

x16双向带宽 (GB/s)

1024 ┤                                              ▓▓▓ PCIe 8.0 (2028)

512 ┤                                  ▓▓▓ PCIe 7.0│

256 ┤                      ▓▓▓ PCIe 6.0│           │

128 ┤          ▓▓▓ PCIe 5.0│           │           │

64 ┤▓▓▓ PCIe 4.0│        │           │           │

32 ┤│          │         │           │           │

16 ┤│          │         │           │           │

0 ┼──────────────────────────────────────────────

2010    2014   2017  2019  2022  2025  2028  2030

2.2 Retimer 市场——一条 46% CAGR 的隐形赛道

PCIe 信号在 PCB 走线和连接器上会衰减。频率越高、走线越长，衰减越狠。Retimer 芯片相当于"信号中继站"，重新整形和放大信号，让高速 PCIe 能够穿过服务器主板和背板。

根据 Frost & Sullivan 数据 [3]：

市场规模 (亿美元)

19 ┤                                        ▓▓▓ 18.9

16 ┤                                    ▓▓▓ │

13 ┤                            ▓▓▓ 13 │    │

10 ┤                        ▓▓▓│       │    │

8 ┤                ▓▓▓ 8  │   │       │    │

6 ┤            ▓▓▓│       │   │       │    │

4 ┤    ▓▓▓ 4.5│   │       │   │       │    │

2 ┤▓▓▓│       │   │       │   │       │    │

0 ┼──────────────────────────────────────────

2022   2024   2026   2028   2030

2.3 市场格局：三足鼎立，但一方独大

┌────────────────────────────────────────────────┐

│ Astera Labs (Astera)  ████████████████████  86% │

│ 澜起科技 (Montage)    ███                  10.9% │

│ 其他 (Rambus等)       █                     3.1% │

└────────────────────────────────────────────────┘

关键数字：Astera Labs 一家吃掉 86%（PCIe 5.0+ 数据中心 Retimer 细分市场）。全球能做高速 Retimer 的公司不超过 5 家，能做 PCIe 5.0+ 级别 Retimer 的只有 3 家。这个集中度，在半导体细分领域极为罕见。

说白了，这不是一个"赢者通吃"的市场，而是一个"赢者吃肉、老二喝汤、其余人连碗都没有"的市场。

第三章 博弈格局：PCIe、CXL 与 NVLink 的三角关系

3.1 CXL 不是 PCIe 的替代品，而是"加了一层灵魂"

CXL（Compute Express Link）构建在 PCIe 物理层之上，继承了 PCIe 的全部传输能力，但增加了三个关键能力：内存语义（CXL.mem）、缓存一致性（CXL.cache）、以及标准 I/O（CXL.io，即 PCIe 本身）。

┌─────────────────────────────────────┐

│         CXL 协议栈 (上层)            │

│  ┌──────────┬──────────┬──────────┐ │

│  │ CXL.mem  │ CXL.cache│ CXL.io   │ │

│  │ (内存语义)│(缓存一致)│(继承PCIe)│ │

│  └──────────┴──────────┴──────────┘ │

├─────────────────────────────────────┤

│     PCIe 物理层 / 数据链路层 (底层)  │

│   (SerDes、链路训练、FEC、流控)      │

└─────────────────────────────────────┘

坦率讲，理解 CXL 最简单的办法是把它想成"长了记忆力的 PCIe"。普通 PCIe 只能传数据，不知道传的是什么；CXL 知道"这是内存地址"、"那个缓存行还没过期"——有了这个语义层，多台设备才能共享同一块内存而不会互相踩踏。

3.2 三条互连路径：不是你死我活，而是各司其职

核心判断：三者不是零和博弈。

AI 训练集群：NVLink 做 GPU-GPU 直连（带宽优先），PCIe/CXL 做辅助

AI 推理集群：CXL 做内存池化（容量优先），PCIe 做设备挂载

通用数据中心：PCIe 是基础设施（兼容性优先），CXL 是增量升级

3.3 为什么推理对 CXL 的需求可能超过训练对 NVLink 的需求？

这是本文最关键的一个判断，值得展开说。

训练一个大模型需要万卡集群，看起来对互连需求极大。但训练是一次性动作——模型训好之后，推理才是持续消耗算力和内存的"日常运营"。全球推理算力的需求已经是训练的3-5 倍，且这个比例还在扩大 [6]。

推理集群的痛点不是"GPU 之间传数据太慢"，而是"模型太大了，单机内存装不下，但买更多服务器又浪费"。一个 175B 参数的模型做推理，KV Cache 峰值可能占300-500 GB内存 [7]。单机装不下？加机器。但传统架构下每台机器的内存是私有的——于是你买了 8 台机器，每台配 1 TB 内存，实际只用 40%，剩下 60% 闲置。

CXL 内存池化把这个问题从根上解了。所有机器共享一个大的内存池，谁需要就分配给谁，内存利用率直接从 ~60% 拉到 ~85%。对云厂商来说，这意味着同样多的服务器能承载更多的推理任务——TCO 下降 15-25% [5]。

第四章 前沿技术：PCIe 8.0 路线图与 CXL 演进

4.1 PCIe 8.0：2028 年的"定时炸弹"

PCI-SIG 于 2025 年 8 月 5 日正式宣布 PCIe 8.0 规范开发启动 [1]。官方目标很明确：

单通道原始速率256 GT/s，x16 配置双向带宽1 TB/s

评估新型连接器技术（现有多通道连接器在 256 GT/s 下面临严重的串扰）

确认延迟和 FEC 目标可达（高速信号的纠错开销是大问题）

保持与历代 PCIe完全向后兼容

降低功耗（每代翻倍带宽的功耗不能翻倍）

但历史上 PCIe 规范几乎没有按时发布过——5.0 延期 1 年，6.0 延期半年，7.0 也从 2024 推到了 2025 初。8.0 计划 2028 年发 1.0 规范，实际落地很可能在2029 年甚至更晚。

4.2 CXL 演进路线：从"概念验证"到"规范狂奔"

CXL 1.0/1.1 (2019)        CXL 2.0 (2020)         CXL 3.0/3.1 (2022-23)

├── 基础内存语义           ├── 内存池化            ├── 多层级交换

├── 缓存一致性(单域)       ├── 设备热插拔          ├──  Fabric 管理

└── PCIe 4.0 物理层        ├── 保密性增强          ├── 内存共享(多主机写)

└── PCIe 5.0 物理层     └── PCIe 6.0 物理层(64 GT/s)

CXL 3.2 (2024.12)         CXL 4.0 (2025.11) ← 已正式发布！

├── 安全增强              ├── PCIe 7.0 物理层(128 GT/s)

├── 兼容性改进            ├── 端口捆绑(bundling)：x16 链路→768 GB/s单向

└── PCIe 6.0 物理层       ├── 原生 x2 宽度（提升扇出）

├── 最多 4 颗 Retimer（突破 CXL 3.0 限制）

└── 向后兼容 CXL 3.x/2.0/1.x

CXL 的演进速度远超外界预期。从 2019 年的 1.0 到 2025 年的 4.0，六年内翻了两代，而且 3.2 和 4.0 的发布时间分别只有11 个月的间隔。

一个常被忽视的事实：CXL 4.0 并不是在等 PCIe 8.0——它已经锁定了 PCIe 7.0 的物理层（128 GT/s PAM4），并通过端口捆绑技术（将多个上游物理端口聚合为一个逻辑端口）实现了 x16 单向 768 GB/s 的带宽。PCIe 8.0 的 1 TB/s 固然更高，但 CXL 4.0 的 768 GB/s 对当前的内存池化场景已经绰绰有余。

转折在于落地上：CXL 3.0（2022 年发布）到 2025-2026 年才有 Intel Xeon 6 和 AMD EPYC 平台实现商用支持 [16]。CXL 4.0 需要的 PCIe 7.0 控制器和 Retimer 要到 2027-2028 年才可能商用。规范跑得比硬件快，是 CXL 当前最大的时间错配。

第五章 第二维度：被忽视的隐性约束

5.1 软件生态成熟度——基础已就绪，高级特性尚空白

CXL 内存池化的软件需求分为两个层次：基础层（设备发现、内存映射、基本 RAS）和高级层（Fabric 管理、动态容量分配、多主机共享、CXL.cache 一致性协议）。

截至 2026 年初，基础层的成熟度被普遍低估了：

Linux 内核 CXL 支持从 5.12（2021 年）就已开始，当前 7.x 内核的 Type-3 内存扩展器基础支持已达到稳定水平——设备枚举、内存区域配置、错误报告、邮箱命令全部评级为 [2]-[3]（成熟/稳定）[9]。

CXL 用户空间工具链（cxl-cli、ndctl、daxctl）已可用，三星 CMM-D 256GB、SK 海力士 CMM-DDR5、美光 CZ120 等 Type-3 设备已经实机验证。

Windows Server 2022 原生支持 CXL 内存设备。

但在高级层，情况截然不同。根据 Linux 内核cxl/maturity-map.rst（2026 年 4 月版本）[9]，以下关键特性评分均为 **[0]**（已知缺口）：动态容量设备（DCD）、Fabric 管理（G-FAM）、多主机共享、CXL.cache 一致性协议、Type-2 加速器枚举。

坦率讲，**CXL 软件生态是"上身西装、下身短裤"**——基础层够用了，但真正让内存池化发挥颠覆性价值的 Fabric 和动态分配能力还差得远。行业共识（SNIA 2025 网络研讨会、EE Journal 2025）认为CXL 要到 2027 年才能迎来软件层面的规模化部署窗口，但这不是"生态崩了"，而是"还在加载中"。

5.2 地缘政治与供应链——中国的 Retimer 能否持续量产？

全球 Retimer 三巨头中，澜起科技（Montage）是中国大陆唯一能提供 PCIe 5.0+ Retimer 的厂商。其产品基于自研 SerDes IP，但芯片制造依赖先进制程代工（推测为台积电 7nm/5nm）。

如果出口管制进一步收紧，限制特定制程或 IP 对中国客户的供应，澜起科技的 Retimer 产能将直接受影响。这对 A 股投资者而言是一个无法对冲的风险——不是公司能力问题，而是地缘政治的黑天鹅。

5.3 替代路线——光学互连与 UCIe 的潜在颠覆

在 PCIe 8.0 还在攻克电信号 256 GT/s 的同时，光学互连（Optical Interconnect）正在加速发展。英特尔、Ayar Labs 等公司推动的共封装光学（CPO）技术，理论上可以在更低功耗下实现数 Tb/s级带宽 [10]。

此外，UCIe（Universal Chiplet Interconnect Express）作为 Die-to-Die 互连标准，可能在未来 5 年内让部分"片外互连"变成"片内互连"——当 GPU 和内存在同一个封装内通过 UCIe 连接时，对 PCIe/CXL 的依赖会降低。

这两个路线短期内（5 年内）不会颠覆 PCIe/CXL 的地位，但在 2030 年以后可能成为重要的替代路径。

第六章 产业链与投资机会

6.1 核心逻辑链

AI 算力需求 → GPU/加速器数量 → 互连成为瓶颈 → PCIe/CXL 芯片用量激增

↓

Retimer + Switch + MXC

6.2 用量测算：一台 AI 服务器的互连芯片清单

一台配 8 卡 GPU 的主流 AI 服务器 [3][11]：

粗算：当前一代 AI 服务器互连芯片总价值约$200-800/台。当 CXL MXC 量产后，单机互连芯片价值可能翻倍至$400-1,500/台。全球 AI 服务器年出货量预计 2026 年达到30-50 万台[3]，对应互连芯片市场规模约6-15 亿美元。

6.3 产业链图谱

6.4 案例聚焦：澜起科技（688008）

澜起科技是 A 股中唯一深度覆盖"DDR5 接口芯片 + PCIe Retimer + CXL MXC"三条产品线的互连芯片公司，也是全球 Retimer 市场份额第二（10.9%）的玩家 [3]。

产品布局时间线：

已量产 ──────┬── DDR5 RCD/DB/CKD（全球内存接口份额 36.8%）

├── PCIe 4.0 Retimer

└── PCIe 5.0 / CXL 2.0 Retimer

送样/近量产 ─┬── PCIe 6.x / CXL 3.x Retimer（2025.01 送样）[12]

└── CXL 3.1 MXC 内存扩展控制器（2025Q3 送样）[11]

研发中 ──────┬── PCIe 7.0 Retimer

└── 津逮® 服务器 CPU 平台

财务快照（2024/2025 为年报实际值，2026/2027E 为券商一致预期）[13]：

投资逻辑提炼：

赛道高增速：Retimer 市场 CAGR 46%，全球仅有 3 家供应商

产品线全：DDR5 接口芯片（现金牛）→ Retimer（成长曲线）→ CXL MXC（第二曲线）

技术自主：自研 SerDes IP，不依赖第三方 IP 授权，毛利率护城河深

业绩兑现中：2025 全年营收 +50%，净利 +58%；2026Q1 营收 14.61 亿（+19.5%），毛利率 69.8% [11]

估值不便宜：当前 PE ~50x（基于 2025 年实际净利），需要 CXL 放量预期支撑进一步上行

核心矛盾：澜起科技的估值（~50x PE，基于 2025 年实际净利）隐含了对 CXL 2027-2028 年大规模放量的预期。如果 CXL 落地时间推迟到 2029 年，当前估值可能面临回调压力。

第七章 风险提示

🔴 高风险

CXL 落地时间不及预期

当前市场预期 CXL 内存池化在 2027-2028 年规模化落地，但软件生态（Linux 内核驱动、Kubernetes 调度、应用适配）落后硬件 2-3 年。如果软件栈未能在 2027 年前成熟，整个投资逻辑的时间轴将后推 1-2 年。

量化影响：CXL MXC 相关收入占澜起科技 2027 年营收预期的 ~15-20%，推迟一年意味着 ~10-15 亿元的营收缺口。

地缘政治与供应链风险

澜起科技芯片制造依赖先进制程代工，出口管制升级可能直接影响产能。

Astera Labs（美国本土企业）在政策环境上享有天然优势。

🟡 中风险

PCIe 8.0 规范延期风险

PCIe 历代规范几乎都延期 0.5-1.5 年。如果 8.0 延期至 2029 年甚至 2030 年，对当前投资逻辑的影响有限——因为 PCIe 5.0/6.0 是当前业绩驱动，PCIe 7.0 是远期增量，8.0 在 2030 年前不会贡献实质营收。但延期可能影响市场对互连赛道的情绪面估值。

概率评估：延期 0.5-1 年的概率约 60%，延期超过 1 年的概率约 20%。

Astera Labs 垄断地位强化

Astera Labs 当前占 Retimer 市场 86%，拥有先发优势和大客户关系。如果其在 CXL MXC 领域复制类似份额，澜起科技的成长空间将被压缩。

🟢 低风险

技术路线颠覆（光学互连 / UCIe）

光学互连和 UCIe 在 5 年内对 PCIe/CXL 的替代风险较低。PCIe 的生态惯性和向后兼容性是极深的护城河。但 2030 年后需要持续跟踪。

第八章 结论与展望

核心判断

互连芯片正在从"周期性耗材"升级为"架构级刚需"。AI 推理的爆发让数据中心的瓶颈从"算力不够"变成了"内存不够、通道太窄"，CXL 内存池化是解决这个问题的唯一开放标准路径。

三个关键预测：

2026 年底前，PCIe 5.0/6.0 Retimer 全球出货量将超过1 亿颗，澜起科技全球份额从 10.9% 提升至 **15%+**。驱动力是 AI 服务器年出货量突破 30 万台。

2027-2028 年，CXL 内存池化将在 AWS、Azure、Google Cloud 的推理集群率先落地，首个大规模商用案例大概率出现在KV Cache 分卸载（Offloading）场景（XConn/MemVerge 已在 SC25 实现相比 RDMA 3.8-6.5x 提速 [15]）。但 CXL Fabric / 动态容量分配等高级特性由于软件栈缺口，全面铺开的时间点更可能在2028-2029 年。

2029-2030 年，PCIe 8.0 规范大概率延期至 2029H2 发布，但届时行业的主战场仍是PCIe 6.0/7.0 + CXL 3.x/4.0。CXL 4.0 规范已于 2025 年 11 月发布，使用 PCIe 7.0 PHY（128 GT/s），但商用硬件要到 2028 年左右才能落地 [15]。这意味着 2030 年前，互连芯片的业绩驱动来自"PCIe 5.0/6.0 放量 + CXL 3.x 内存池化商用 + CXL 4.0 追赶"三重叠加，而非依赖远期的 PCIe 8.0。

尾声

附录

A. 全文图表索引

B. 数据来源

C. 免责声明

本文仅供技术研究与学术讨论参考，不构成任何投资建议。股票投资有风险，入市需谨慎。所有数据和预测均来源于公开信息，可能存在滞后或偏差。文中对公司市值的讨论仅为分析目的，不构成买入或卖出建议。