夜雨聆风（为方便数据比较，所有货币均按照当时汇率换算为美元）
后道工艺在做什么？
前道工艺结束后，晶圆上已经有了一个个重复的晶粒/裸晶（die），最重要的晶体管和晶体管之间的互连已经形成。但它还没有外壳，也无法与别的芯片通信，我们也不知道这片晶圆上有多少个die是能用的。
所以，后道工艺基本涵盖了封装（A&P, Assembly & Packaging）、测试（Test）（简称封测）这两件事。其中，封装并不仅仅要给芯片套上外壳，更重要的是给芯片做好电连接，让芯片能和PCB板、内存，以及其他晶粒通信。
那么，封测这个市场到底有多大？为什么大家都在关注先进封装（Advanced Packaging）？传统封测的赛道有必要研究吗？
前道吃肉，后道喝汤
如果从整个半导体设备市场的盘子来看，封测设备其实只占到了市场整体收入的12%。大部分收入，还是被高价值的前道设备（也就是上一篇聊的光刻、刻蚀、沉积等）拿走。
（TechInsights，2025年12月预测）
我们可以用几个关键封装步骤将主要的封装设备串联起来：
减薄与切割机（Grinding & Dicing）：将晶圆磨薄，并切割出独立的裸晶。
固晶机（Die Attach）：将切好的裸晶固定在基板（substrate）或引线框架（lead frame）上。
引线键合机（Wire Bonding）：用金/铜线将芯片的接点与基板相连接。
塑封/成型机（Molding/ Encapsulation）：注入环氧树脂（EMC）等材料，将芯片包裹保护起来。
多说几句：无论是引线框架还是基板，都是芯片和PCB板之间的“物理承载平台”和”信号空间转换器“。引线框架本质就是冲压金属件，比起用有机树脂材料制造的基板成本更低，散热也更好；但前者只能在四周边缘放引脚（I/O），而基板则可以让锡球遍布整个基板下方。所以对高引脚密度与高频复杂信号有需求的情况，都会使用基板。
在固晶&键合的阶段，虽然引线键合由于成本优势，依旧占据了市场上约80%芯片出货量，但一旦迈入先进封装领域，就要使用倒装键合、热压键合、混合键合等技术。我们下面具体说。
（深南电路招股书）
测试与封装通常是同步进行的，测试设备主要有：
自动测试设备（ATE, Automated Test Equipment）：通过施加电信号来检测芯片功能是否正常。ATE 可以进一步细分为用于SoC（系统级芯片）的ATE以及用于内存芯片的ATE。
探针台（Wafer Prober）：用于晶圆级测试（CP测试），负责将带有探针的测试卡与晶圆上的裸晶接触，配合ATE进行测试。
分选机（Handler）：用于成品测试（FT测试），自动抓取封装好的芯片，传送到ATE进行测试，并根据测试结果将芯片进行分类。
借着这两年AI芯片的需求爆发，ATE 作为最核心的测试设备，2025年市场规模已然飙到了90亿美元。但有趣的是，这个极其赚钱的市场，基本被两家巨头垄断了：
日本 | Advantest（爱德万测试，TSE:6857，市值1,429亿美元）（市占率约65%）：2025财年相关设备收入约65亿美元，其中75%来自SoC设备，17%来自内存设备。
美国 | Teradyne（泰瑞达，NASDAQGS:TER，市值686亿美元）（市占率约28%）：2025年相关设备收入25亿美元，其中76%为SoC设备，20%为内存设备。
（爱德万2026年投资者简报）
至于盘子更小的封装设备赛道，则是在不同细分领域各自有龙头，但每个都不算很大。
（TechInsights，2025年12月预测）
日本 | Disco（迪思科，TSE:6146，市值572亿美元）：Disco 是减薄与切割设备领域的龙头公司。2025年总收入约18亿美元，其中半导体切割机和减薄/研磨机的收入占比近六成。
新加坡 | ASMPT（先进太平洋，SEHK:522，市值112亿美元）：ASMPT拥有业内最广泛的封装设备产品组合，产品涵盖了封装各个步骤所需的键合机、固晶机、切割机、塑封机。这两年ASMPT在先进封装所需的热压键合 TCB）领域占据全球35-40%份额。公司2025年总收入18亿美元，其中半导体设备收入占比约五成。
荷兰 | BESI（贝思，ENXTAM:BESI，市值283亿美元）：BESI是固晶设备市场的龙头，在这个领域的整体市占率50%，而在先进的晶片置放（Die Placement）领域占比高达82%。BESI 2025年总收入6.7亿美元中，固晶和塑封设备各占80%和17%。
还有其他零零碎碎的公司，就交给AI总结吧 ——
谁在买单？OSAT的“脏活累活”
设备的下游，自然是采购设备的公司。
通常，大家会认为封测领域的核心玩家是OSAT（委外半导体封测厂 Outsourced Semiconductor Assembly and Test），它们从晶圆厂手中接手前道流程完成后的晶圆，封测后交付一块块芯片成品。
根据IDC数据，排名前十的公司吃掉了OSAT行业80%以上的收入。我们这里介绍最大的三家：
中国台湾 | 日月光投控（ASE，TWSE:3711，市值851亿美元）：除了半导体封测业务外，日月光还通过旗下的环旭电子（USI）提供电子代工服务（EMS）服务。如果只算封测相关收入，2025年约120亿美元（占总收入60%），稳坐行业头把交椅。封装在这其中占80%，测试占20%。日月光是台积电最重要的OSAT伙伴。在AI芯片的强劲需求下，台积电的CoWoS产能供不应求，因此将大量后段的oS（on-Substrate，基板上封装）业务外包给日月光。
美国 | 安靠（Amkor，NASDAQGS:AMKR，市值224亿美元）：与日月光不同，安靠是极其纯粹的封测厂。2025年收入67亿美元，封装和测试各占89%与11%。虽然总部在美国，但安靠的工厂主要分布在韩国、菲律宾等亚洲国家。但跟着美国《芯片法案》的指挥棒，安靠正豪掷70亿美元在亚利桑那州建厂，打算贴身服务隔壁的台积电及苹果。
中国大陆 | 长电科技（JCET，SHSE:600584，市值220亿美元）：长电科技原本靠传统封装起家，不过在2015年收购新加坡封测巨头星科金朋（STATS ChipPAC）后，先进封装已经成为业务的重要支柱。如今，它是华为海思等本土芯片设计公司最重要的封测厂，2025年收入约54亿美元。
除了这些公司，OSAT头部企业还有通富微电（TFME）、立诚科技（Powertech）等。不过越到后头，高附加值的业务就越与它们无关。
为什么这么说呢？我们来看下面的数据。与行业上游动辄20-40%的EBITA利润率相比，OSAT的利润其实非常薄。究其根本，只有当晶圆厂觉得某些环节利润太低不值得自己做，或者产能实在转不过来时，才会外包给OSAT。更不用说，大多数OSAT无法承接需要依赖前道设备完成的晶圆级封装步骤（下面具体说）。
头部无晶圆设计厂指英伟达、AMD、博通
（来源：麦肯锡，2025年7月）
实际上，OSAT贡献的封测市场规模2025年大概在450亿美元左右，这意味着它们只占到整个封装市场的四成左右。
（Yole，2025年8月）
2024年先进封装前十大，黄=IDM，红=Foundry，绿=OSAT
（Yole，2025年8月发布）
先进封装为什么突然变成了香饽饽？
过去，芯片性能的提升主要靠前道制程的微缩：7nm不够就上5nm，5nm不够就上3nm。但当制程逼近物理极限，继续微缩晶体管尺寸的边际成本暴涨，摩尔定律眼看就走到头了。
为了给摩尔定律续命，行业引入了小芯片（chiplet）的模式，将多个不同功能，甚至不同制程的芯片模块各自造好，再像“搭乐高”一样拼在一起。通过做大总面积来提升芯片整体效能，降低成本。
于是技术发展的瓶颈就变成了，如何用更短的通信距离、更多的I/O接口、更低的功耗，让这些独立的小芯片像一颗完整的大脑那样高效协同？
先进封装就在尝试回答这个问题。
接下来，我们就按照技术的发展路径，盘点一下先进封装的核心技术。
上面说过，在传统封装领域里，裸晶（die）与基板（substrate）之间会通过引线键合的方式进行连接。然而，引线键合存在40-50微米的极限互联间距，信号传输频率也受限于毫米级别长的金属线。这对有更大互联密度和千兆赫兹频率需求的场景而言，就完全不够用了。
因此在先进封装领域，基本操作是使用倒装键合（Flip-Chip Bonding），将芯片倒扣过来，通过密集的锡球（solder bumps）或微凸块（micro-bumps）直接与基板对齐。于是，先进封装工艺中，就多出了 bumping 这个新的步骤。
上了倒装键合后，大家发现与其切割后再一个个键合，不如先在晶圆上把凸块做好再切开效率更高，于是晶圆级封装（WLP, Wafer-Level Package）应运而生。
起初，行业基本采用了扇入型（Fan-In）WLP，凸块分布在裸晶的物理面积内部，因此封装尺寸=芯片尺寸。随着晶体管密度飙升，裸晶表面也不够塞越来越多的I/O接口了。扇出型（Fan-Out）WLP 选择先将原本前道做好的那片晶圆切开，把裸晶重新嵌入到一片更大的“人工晶圆”中，随后在表面铺设重布线层（RDL, redistribution Layer），把 I/O 接口“扇出”扩展到裸晶面积之外的区域。
（SK海力士）
然而，无论是传统的基板还是RDL，受限于有机材料的物理特性，布线线距通常只能微缩到数十微米级别。于是，行业引入了硅中介层（Silicon Interposer）技术。在这块纯硅材质的“桥梁”层中，用前道工艺的光刻和深反应离子刻蚀（DRIE）技术，“挖”出垂直贯穿的通道并填充上铜金属，形成硅通孔（TSV, Through-Silicon Vias）。同时在中介层表面，利用沉积和电镀工艺铺陈出高精度的硅基RDL，在水平方向上把密集的信号重新分配和展开（仔细看下面的图，会比较容易理解）。
由于硅中介层太贵，良率不佳，晶圆厂也会根据需求使用硅桥（Silicon Bridge）、有机中介层（Organic Interposer），甚至探索使用玻璃中介层（Glass Interposer）。
这样一来，真正与一个个裸晶相连的微凸块的体积和间距就能被大幅微缩，从而在极小的面积内实现上千个数据 I/O 接口的超高密度并行互连。
在此基础上，由于存储芯片内部阵列架构高度重复，且单层发热功率远低于逻辑芯片，所以可以将它们垂直堆叠（stacked）在一起，并依赖TSV技术让信号垂直穿透。这样3D堆叠形成的内存芯片，就是高带宽内存HBM。
HBM层与层之间的表面物理连接大多依然依靠微凸块。行业会使用热压键合（TCB，Thermo-Compression Bonding）技术，通过精确控制温度和压力，将微凸块熔化并压合在下层芯片上。然而，当凸块间距微缩到10-20微米左右时，焊球之间很容易发生“桥接”短路，相邻凸块之间的寄生电阻和电容急剧恶化，散热问题也越来越严重。
同时，虽然HBM使用了3D堆叠技术，但由于不同功能的芯粒（如逻辑和内存）之间依旧是水平排列，所以从系统层面来说，这还属于2.5D封装的范畴。即使芯粒靠得再近，信号总是需要下到中阶层再爬上另一块芯粒，不如上下贴合来得快。为了进一步减少延迟，行业把目光转向了系统级的3D封装。但问题是，逻辑芯片的通信需要极高的带宽和极低的延迟，传统的微凸块连接无法满足动辄数万个I/O接口的密度要求。
怎么办呢？不如直接抛弃微凸块和焊料，实现solder-free吧！最新的混合键合（Hybrid Bonding）技术，通过原子级的表面打磨与等离子活化，让两块芯片表面的绝缘介质和金属互连点直接在分子层面上完美贴合，实现“铜-铜直连”。这样，垂直互连的间距成功突破到10微米以下。
在这种极致的工艺下，以台积电的SoIC（System on Integrated Chips）和英特尔的Foveros Direct为代表的顶尖技术，才真正意义上敲开了系统级3D封装的大门。
（左：台积电 SoIC；
右：英特尔 Foveros Direct 3D）
你会发现，越是先进的封装技术，越是需要大量依赖光刻、刻蚀、沉积等前道设备。尽管封装环节所需的精度通常在微米/亚微米级别，远不及同一块芯片在制造晶体管时的纳米级挑战，但对于习惯了传统组装流程的封测厂而言，也无异于被迫跨越舒适区，去点一棵截然不同的技能树。
不仅如此，真正的壁垒可能不在设备，而在于基建。以混合键合为例，由于它彻底抛弃了焊料作为缓冲，两层芯片需要在打磨至原子级平整度的表面上，实现分子级的直接贴合。哪怕是极其微小的粉尘落在表面，也会导致键合失效。这意味着，最顶尖的封装技术对环境洁净度的要求，已经在向晶圆厂的无尘室级别靠拢。也就是说，即使传统封测厂不惜血本买齐了前道设备，现有的厂房可能也难以承接这些最顶级的封装技术。
根据台积电的2026年指引，整体资本开支的10-20%（5-10亿美元）要被投进先进封装。这还没有算上为了补齐封装产能而被动减少的现有6英寸和8英寸产线。
回到一开始的问题，为什么先进封装突然变成了香饽饽？
因为相比于传统封装低附加值的“纯组装”模式，先进封装已然成为后摩尔时代延续摩尔定律、打破算力瓶颈的绝对推手。不过，最尖端封装的入场门票和资本投入，都在向晶圆制造的“前道逻辑”靠拢。大量依赖前道设备加上严苛的基建要求，让掌握核心前道制程的晶圆厂巨头真正成为了拥有“降维打击”能力的赢家，顺便也喂饱了原本已经很吃香的一众前道设备供应商。
而传统的OSAT封测厂的生存空间则面临重塑。目前，唯有日月光等少数财力雄厚的头部玩家，尚能通过大规模资本开支紧跟技术步伐，承接那些晶圆巨头因先进封装产能爆满而无暇顾及的溢出订单，从而在这场最前沿的算力盛宴中分得一杯羹。
那么，华为韬定律和先进封装有多大关系？
2026 年 5 月，华为在上海的IEEE ISCAS大会上正式抛出了韬（τ）定律。背景大家都懂：最先进的光刻机拿不到，沿着"几何缩微"这条老路一直走是死胡同，于是华为干脆换了一把尺子。
按照华为的观点，过去行业一直以"几何微缩"——也就是如何把晶体管越做越小——作为衡量进步的尺子，但摩尔定律的本质从来就不是"几何"，而是"时间"。晶体管变小之所以有用，是因为它开关得更快；互连变密之所以有用，是因为信号跑的距离更短。每一代真正交付给用户的，其实都是时间的压缩。既然如此，不如直接把时间常数 τ 作为衡量进步的指标。华为把它拆成一个分层的式子，从晶体管、电路、芯片一直到系统，每一层都有各自压缩 τ 的手段。
这其中最引起关注，也是在这次大会中首次提出的，就是逻辑折叠（LogicFolding）。
具体说来，现在所有量产的芯片，都是按照2D方法设计、制造完成的。现有的3D堆叠方案虽然将一颗颗die垂直叠在了一起，但每颗die在设计时还是一张二维的平面。芯片虽然实现了上下层通信，但这种连接是"粗粒度"的——它以整颗die或整个功能模块为单位（比如把一颗缓存、一组HBM内存叠到逻辑芯片上方），上下层之间的互联点相对稀疏。换句话说，现在的技术能把两栋盖好的楼整体摞起来，却没法把其中一个房间的电路拆开、分到楼上楼下；die与die之间的通信，也始终比一颗die内部要慢、要远。
逻辑折叠选择不等到封装阶段再"叠"，而是从电路布局的阶段开始，把单个门电路（gate）和触发器（flip-flop）这样"细粒度"的设计单元，直接分配到上下两层有源晶圆上。
你可以想象传统的2D芯片就是一栋平房，3D封装强行把一栋房子盖在另一栋房子上，兼容就有限制；而逻辑折叠相当于在盖楼之初就规划好了层数，在需要互联的地方提前规划好了电梯。这意味着，华为在每颗die的维度上就在做3D设计，原本两颗die之间的通信距离，被压缩到了相当于一颗die内部通信的量级。
因此，逻辑折叠的实现，其实倚赖的是EDA（Electronic Design Automation，也就是芯片电路设计工具）的革新：今天所有的芯片都是基于2D设计的，要在三维空间里做布局，需要一套全新的设计方法论和工具链。
但同时，逻辑折叠的实现又不仅仅倚赖着设计层面的改变。如果你仔细阅读华为的论文，逻辑折叠的具体物理实现是晶圆对晶圆（wafer-to-wafer，W2W）面对面的混合键合。具体来说，就是将两片晶圆面对面贴合，靠间距仅1.5微米的混合键合，让上下两层的信号像在同一层金属里走线一样密集，然后用硅通孔（TSV）从背面把电源、地线和对外信号引出来。这些技术细节，其实正是我们上面说的先进封装技术。这意味着，华为的这项新突破从供应链的角度来说，不仅仅撬动了EDA的革新，也延续了先进封装相关产业链的协同发展。
到此，我们已经沿着产业链，把芯片的整个制造过程大致梳理了一遍。不知道你有没有发现，虽然我在文中多次提到几家芯片设计公司或晶圆厂，但其实并没有对这个产业链中最核心的玩家做更细致的拆解。
这其实是无可奈何之举，因为面对不同种类的芯片，行业的格局其实大相径庭。我需要一整篇文章的篇幅来具体聊聊，不同的芯片对应着什么样的芯片设计公司和晶圆厂，为什么市场的目光总是在某几种芯片，某几家公司上。
不想错过的话，就先关注吧。如果觉得还不错，请在下方点赞、点🤍、转发支持。你的每一次分享，都在引导微信的算法认为这是一个优质的公众号，激励我继续创作。
