夜雨聆风
大家好。在OrCAD输出Allegro第一方网表时，有时会遇到报错导致网表生成失败。最常见的原因之一是原理图中某些器件的PCB Footprint（封装名称）包含非法字符——例如括号{}、空格、特殊符号等。Allegro对封装名称的格式要求较为严格，非法字符会导致第一方网表导出中断。此时，一种有效的应对方案是改用第三方网表格式，通过配置OrCAD的Other网表选项，在传递数据时剥离非法字符，从而绕过检查，成功生成网表。
本次分享将演示当第一方网表因封装名称非法字符报错时，如何通过第三方网表方式完成网表输出。以下是关键步骤总结：
在OrCAD中执行第一方网表导出（【Tools】→【Create Netlist】→【Create PCB Editor Netlist】），如遇到报错，打开 【Session Log】（会话日志）查看错误提示。
日志中通常会显示“不支持非法字符”或类似信息，指出某些PCB Footprint中包含非法字符（如{}、空格等）。
在【Create Netlist】窗口中，切换到 【Other】 选项卡。
在【Script】下拉列表中找到并选择 orTelesis64.dll（64位系统）或orTelesis.dll（32位系统），这是Cadence提供的第三方网表格式输出脚本。
在 Part Value栏中，输入 {PCB Footprint}，表示网表输出时器件值域将传递封装名称。
在 PCB Footprint栏前面加上一个英文感叹号 !（如!PCB Footprint），作用是使系统在传递数据时不附加容易引发问题的字符，从而规避封装名称中的非法字符。
确认配置完成后，点击 【OK】 执行网表导出。
导出成功后，在工程的 【Outputs】 目录下可找到生成的第三方网表文件（通常为.txt或.net格式）。
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