夜雨聆风作者：Christopher Blackburn，Astera Labs解决方案架构总监
不久前，一台AI训练服务器仅容纳8颗加速器，全部连接在同一机箱内。如今，单个机架内的加速器数量已增加到72颗甚至更多。行业路线图还在朝多机架、整排规模的计算域发展，届时，数百颗互连加速器需要以低延迟和高聚合带宽交换数据。机架已经成为新的计算单元。
要驱动如此庞大的算力，就需要更多通道、更高信号速率和更密集的物理互连。铜背板已成为Scale-Up Fabric的首选物理介质，其连接密度是可插拔模块的两倍，且具备超大规模云厂商快速部署所依赖的盲插维护能力。
但随着带宽需求持续攀升，信道的物理约束变得愈发严苛。更高的数据速率会放大PCB走线、连接器、线缆组件和过孔带来的插入损耗。PAM4信号虽然提升了频谱利用效率，却对回波损耗、串扰与累积抖动提出了更严苛的容限要求。在某些情况下，仅靠无源铜缆已经无法保障链路正常工作。
对当今许多AI机架设计而言，这一临界点已经到来。信号调理器——即用于延长链路传输距离、满足损耗预算的重定时器和重驱动器——一直应用于高速串行链路设计，但部署规模从未像今天这样庞大。信号调理器现在已成为系统中几乎每条高速链路的常规组件。
但如果信号调理器现在已成为AI机架设计中的标准组件，为什么每个供应商仍然需要自己独特的集成接口呢？
信号调理器已经成为支撑AI机架设计的关键组件，但其物理集成方式依然高度碎片化。不同芯片供应商各自采用不同的封装尺寸、引脚排列、分线几何形状和连接器对准要求。因此，更换供应商并非只是物料清单上的一个项目替换，而是意味着新的封装、新的引脚定义、新的分线、新的电源图，在实际项目中，还需要一套全新的电路板设计方案。
这种不匹配在AI规模下尤其具有破坏性，因为并行电路板设计的工程开销、非标准制造的良率风险以及对多家供应商方案进行认证的物流成本，都会在每个部署周期数百万个信号调理器安装点上累积叠加。
在当今AI基础设施环境中，有三项具体挑战使专有封装的成本尤为高昂。
厚板与细间距封装的冲突
AI系统板是当前量产中要求最高的PCB设计之一。背板交换和计算平台的板厚度通常达到200密耳（mil）甚至更厚，才能满足数千对差分信号走线与电源平面共存的布线需求，这就对过孔工艺形成硬性约束。更厚的板需要更大的过孔孔径才能保持可制造的纵横比，这就需要更大的过孔焊盘和更宽的过孔间距。
许多现有的信号调理器封装是为更薄、BGA间距更小的电路板设计的。当为薄型扩展卡设计的细间距BGA封装被放置在200mil厚的电路板上时，过孔焊盘可能会增大到足以阻挡相邻的布线通道，从而迫使设计人员增加额外的扇出布线层、更大的扇出面积，或者两者兼而有之。系统设计人员只能在几种并不理想的方案之间取舍：要么牺牲电路板厚度（降低层数和布线容量），要么采用非标准制造工艺（增加成本和良率风险），要么接受次优的器件布局，从而引入额外的插入损耗。
非标准引脚排列会增加设计难度
高速差分对、电源轨、管理接口、参考时钟和交流耦合要求在不同的集成电路供应商之间布局各不相同。高速信号引出部分，即从BGA焊盘经过孔到内层布线通道的关键过渡部分，必须针对每个供应商进行重新设计。主流供应商的背板连接器通常采用2.4-2.8毫米的列间距，一旦专有封装破坏了这种间距，其影响会立即体现在电路板面积、层数、布线拥塞和插入损耗上。
不同协议的交流耦合要求也并不相同。有些协议在发送端进行交流耦合，而以太网和UALink等协议则在接收端进行交流耦合。由于缺乏通用框架，系统团队必须针对每个供应商、每种协议以及每个电路板版本，独立解决这些集成难题。
规模化部署下的叠加成本
AI基础设施的运行规模庞大，任何次优设计决策都会在数百万个组件中产生连锁反应，最终形成结构性瓶颈：供应链的韧性依赖于多供应商选择，但如果没有标准化的封装，多供应商选择就需要并行开发多个电路板项目，而AI基础设施演进速度之快，使任何团队都难以承担这种维护负担。
《OCP信号调理器标准焊盘布局基础规范（v1.0）》通过标准化信号调理器与系统板之间的物理集成接口来解决上述挑战。
- 协议无关。支持以太网、UALink™和专有AI fabric上的高速串行应用，速率高达224 Gbps PAM4。
- 专为AI系统所需的厚电路板设计。该规范针对 AI 系统电路板常见的三种叠层厚度，对两种高速信号扇出策略进行了表征。
- 专为多供应商选择而设计。允许在物料清单(BOM)中进行供应商切换或添加，而无需进行电路板级重新设计。
该规范定义了三种封装规格，每一种都针对不同连接器几何结构进行了优化：
该封装的核心架构特征在于其贯通式布线通道设计。布线通道采用标准的大规模量产 (HVM) 走线几何形状，贯穿引脚区域，使差分对能够清晰地穿过器件封装，而不会遇到阻塞过孔。这使得“拼接”成为可能，即并排放置多个器件，使一个器件的信号能够从相邻器件下方无阻碍地传输。两个拼接的x16器件可在紧凑的布线宽度内提供64个差分对，其2.7毫米的高速列间距与常见的背板连接器几何形状直接匹配。
该标准焊盘布局设计为通用解决方案，而非单一应用标准。其协议无关的设计、可扩展的尺寸以及与大规模量产(HVM)兼容的几何结构，使其适用于AI基础设施中各类铜互连架构。
Scale-up铜背板
在Scale-up背板部署中，信号调理器位于ASIC侧布线与背板连接器区域的交界处，而这里的电路板空间极为宝贵。x8、x16和x24三种规格针对这一环境中的主流连接器几何结构进行了优化，并且其拼接功能允许直接放置在连接器投影区域内，从而最大限度地减少扇出面积。
近封装铜缆
在近封装铜缆架构中，信号调理器靠近加速器、交换芯片或桥接器件部署，在信号经短距离 PCB 传输后进行调理，再过渡到更长的板级通道。紧凑的封装尺寸使这一标准能够适用于需要把信号调理器靠近源芯片放置的各种场景，也进一步体现了其不受具体放置位置限制的价值。
中板铜缆架构
随着AI机架设计朝着完全模块化、无线缆的计算托盘发展，中板拓扑结构正日益受到青睐。其标准焊盘布局采用与连接器对齐的2.73毫米水平间距，已经针对这类设计使用的高密度连接器系列进行了优化。
中板连接器通常位于通道的电气和物理中心附近，这是实现两个走线段对称均衡的理想位置。近期一些机架级系统（例如 NVIDIA 的 Vera Rubin NVL72）采用了PCB中板将加速器模块连接到前置网络组件，随着单机架 GPU 数量进一步提升（例如，NVIDIA 的Kyber计划每个机架集成144 个 GPU封装），这种趋势应该会更加明显。
在所有这些拓扑中，规范的灵活内置交流耦合框架意味着，在一个协议代际中经过校验的板设计可以直接延续到下一代，无需重新设计信号调理器布局。
随着机架架构向更宽的尺寸、更密集的中板、更长的背板距离和更高的数据速率发展，标准化的物理集成表面显得尤为重要。OCP信号调理器标准焊盘布局为多厂商AI基础设施提供了一个切实可行的基础：只需设计一次，即可支持多家供应商，并在协议和架构持续演进的过程中复用经过验证的布局。
如需深入了解本文涉及的信号完整性分析、电路板制造限制和面向具体应用的布线示例，请下载完整白皮书（https://www.asteralabs.com/document-requests/）。
Astera Labs是开放计算项目（Open Compute Project，OCP）的成员，也是OCP信号调理器标准焊盘布局基础规范的贡献者。
关于 Astera Labs
Astera Labs专注打造机架级 AI 基础设施专用互联解决方案。通过与超大规模云厂商及产业生态伙伴深度协作，助力企业充分释放新一代人工智能的技术价值。公司自研智能互联平台深度整合 CXL®、Ethernet、NVLink Fusion、PCIe®、UALink™等半导体互联技术，搭配自研 COSMOS 软件套件，将多样化的组件统一为高度协同、灵活可扩展的系统，实现端到端的Scale-Up和Scale-Out互联。
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