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AI Agent替我做原理图:立创EDA + CubeMX + 知识库的三合一工作流

AI Agent替我做原理图:立创EDA + CubeMX + 知识库的三合一工作流

上一篇文章讲了用AI Agent啃下107篇ST数据手册,自动提取阻抗参数、画6层层叠、出立创EDA教程。整个过程从1周压缩到3小时

但阻抗设计只是PCB的一块拼图。真正的全流程是从需求到原理图到PCB到Gerber——这篇文章讲的就是怎样把Agent嵌入立创EDA的原理图设计流程。


立创EDA的AI能力到底是什么

先说清楚,立创EDA的AI跟Copilot那种代码级智能还差得远。但在PCB这个垂直领域,它已经把几个最耗时的环节做到了可用的自动化。

功能做什么入口实用度
自动布线器Freerouting算法+AI路径优化,一键完成80%网络菜单→布线→自动布线
AI助手封装查询、设计规则咨询、常见问题回答右侧面板→AI助手图标中高
智能DRC检查阻抗绑定、差分对等长、电源线宽、晶振区域干扰DRC结果面板
AI元件库自动匹配嘉立创商城元件封装,减少手动建库原理图→放置元件
自动布线器的正确用法——混合模式:

先手动完成关键信号(USB差分对、SDRAM数据组、时钟线、晶振区域),然后启动自动布线器处理剩余80%的普通网络。差分对和BGA扇出必须手动,自动布线器不擅长这两样。


传统设计 vs Agent辅助:六阶段全流程对比

阶段传统方式Agent辅助方式省时
需求分析手动翻数据手册查引脚定义自动提取AF映射表+检查引脚冲突80%
CubeMX配置逐个外设手工试引脚Agent给出冲突分析+推荐分配策略70%
原理图绘制来回翻手册确认引脚功能查Agent生成的引脚分配表,不用翻手册50%
PCB布局凭经验摆放,可能反复调整Agent给出关键元件优先级+间距约束30%
布线全部手动或全自动(乱线)混合模式:关键手动+80%自动50%
DRC投板跑DRC逐条改AI DRC智能提示+修复建议40%

下面拆解每个阶段。


第一阶段:需求分析——Agent读数据手册

用户说"我要用STM32H753做一个带USB、以太网、SD卡、外挂SDRAM、CAN FD的板子"。

Agent不是去网上搜教程,而是直接读数据手册DS13195的引脚定义章节

外设固定引脚不可移动原因注意事项
USB FSPA11(DM)、PA12(DP)硬件固定如果用ULPI HS需额外12脚
ETH RMIIPA1、PA2、PA7、PC1、PC4、PC5、PG11、PG13硬件固定MDIO需外接1.5kΩ上拉到VDD
JTAG/SWDPA13(SWDIO)、PA14(SWCLK)调试必备PB3(SWO)可选
SDMMC1PC8(DAT0)、PC9(DAT1)、PC10(DAT2)、PC11(DAT3)、PC12(CLK)、PD2(CMD)硬件固定与ETH的PC1冲突,需改用SDMMC2
HSE晶振PH0(OSC_IN)、PH1(OSC_OUT)硬件固定不用时OSC_IN接GND
发现的引脚冲突:
冲突对冲突引脚解决方案
ETH vs SDMMC1PC1ETH优先用默认引脚,SD卡改用SDMMC2
FMC vs QSPI大量复用二选一,外挂SDRAM时选FMC,仅需Flash时选QSPI
LTDC vs DCMI部分复用不同时使用,或降级为MCU屏接口

第二阶段:CubeMX配置——Agent出引脚分配策略

Agent输出的策略分四步:

第一步先固定不可移动的引脚。第二步分配高速接口处理冲突。第三步分配串口和低速外设。第四步检查所有电源引脚。

注意STM32H753一个很容易踩的坑——USB独立供电引脚:

引脚电压范围说明常见错误
VDD50USB4.0~5.5VUSB LDO输入,接VBUS 5V错接3.3V导致USB不工作
VDD33USB3.0~3.6VUSB LDO输出或外部供给无独立引脚时内部已接VDD
PDR_ONVDD或VSS接VDD启用内部POR;接VSS禁用VDD<1.71V时须接VSS+外部监控

VDD33USB在某些封装(LQFP176、TFBGA240+25)上是独立引出的,在另一些封装上(如LQFP100)内部已接到VDD。无独立VDD33USB引脚时,VDD供电必须满足3.0~3.6V——这是USB FS PHY的工作电压要求。给VDD供3.3V完全没问题,供1.8V低功耗场景USB直接不能用了。


第三阶段:原理图绘制——查表不翻手册

这一步本质上是手动的,但Agent的引脚分配表大幅降低了翻手册的频率。

在立创EDA里画原理图时的实用技巧:电源部分单独一张子图,VDD、VDDA、VCAP、VBAT、VDD33USB、VDD50USB全集中在一页,方便检查去耦电容是否齐全。每个接口模块单独一页——USB一页、ETH加PHY一页、SDMMC一页、QSPI加Flash一页、CAN收发器一页、调试口一页。

子图包含内容检查要点
电源VDD、VDDA、VCAP、VBAT、VDD50USB每VDD引脚100nF,VCAP 2×2.2μF
复位时钟NRST、HSE、LSE100nF到GND+10kΩ上拉
USBPA11/PA12、VDD50USB、ESDUSBLC6-2靠近连接器端
ETHRMII 9信号、LAN8720A、RJ45MDIO 1.5kΩ上拉
SDMMCCLK/CMD/DAT0-3CLK串33Ω,DAT上拉10kΩ
SDRAMFMC 34+信号数据组分组标注等长要求
CANFDCAN_TX/RX、TJA1043PESD1CAN靠近连接器

第四阶段:PCB布局——关键元件优先级

从原理图转PCB后,关键元件的摆放优先级:

优先级元件约束原因
P0晶振距OSC引脚<5mm,下方无元件起振是最底层依赖
P1USB连接器+TVS靠近板边,TVS靠近连接器ESD防护路径最短
P2SDRAM靠近FMC引脚区,走线<120mm时序约束最严
P3ETH RJ45+PHYPHY在MCU和RJ45之间减少REF_CLK走线长度
P4去耦电容每VDD脚100nF<5mm降低回路电感

第五阶段:布线——混合模式的精髓

信号类型谁来做使用工具关键规则
USB差分对手动Shift+D差分走线全程同层,等长<0.5mm(HS)
SDRAM数据组手动Shift+A等长调节分组±10mm,数据与地址间距>5mm
时钟线手动内层走线不走蛇形,距其他信号>3W
晶振区域手动最短路径下方不走任何信号线
GPIO/SPI/I2C/UART自动布线器自动布线勾选"考虑阻抗要求"

第六阶段:DRC检查与投板

智能DRC相比普通DRC的增强检测项:

检测项普通DRCAI DRC示例
间距/短路
阻抗配置绑定"SDMMC CLK未绑定Z50_SE规则"
差分对不等长"USB_DP比USB_DM长1.2mm超标"
电源线宽"3.3V走线0.15mm偏细建议加宽"
晶振区域干扰"OSC_IN下方L3层有SPI_CLK穿过"

立创EDA vs Altium Designer:H753级别的选型建议

维度立创EDA ProAltium Designer
阻抗控制✅ 导入嘉立创预设一键计算需手动填层叠参数
自动布线✅ Freerouting可用强,但通常也用不上
SI仿真❌ 无强(但对H753非必需)
PDN分析❌ 无
价格免费年费数万元
H753适用性完全够用功能过剩
适合场景DDR3及以下、USB HS、ETHDDR4及以上、PCIe、10G ETH
H753最快的外设是200MHz的FMC SDRAM和480Mbps的USB HS——这个频率下立创EDA Pro完全够用。等你做到FPGA加DDR4那种级别,再考虑AD或Allegro。

Agent的核心价值:从一次性消费到可积累资产

这套流程做完,留下什么?不是一份可以扔掉的设计文档,而是一个37页的结构化Wiki知识库

资产类型本次价值复利价值
全接口阻抗规范表本次画板直接引用做H743、H755、H723改几行即可
CubeMX引脚分配策略避免引脚冲突同系列引脚规划高度一致
立创EDA预制模板层叠和阻抗一键配置嘉立创工艺参数通用
下单备注模板本次投板用每块高速板都要用
107篇文档的投入,产出的不是一个项目的一次性成果,而是可以持续复利增值的工程知识资产。

*实践出真知。*

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