夜雨聆风这是来自Applied Materials在2026 IEEE VLSI Symposium上的报告，讨论的是AI时代先进半导体技术下一阶段如何继续演进。它把AI能效、DRAM、HBM、3D DRAM、GAA、先进接触与互连、背面供电以及CFET放到同一条技术链路中分析。当传统二维缩放的收益不断下降之后，未来AI芯片的性能提升将越来越依赖材料工程、工艺集成和三维架构共同推进。
接下来我们将用7篇文章，对这份报告进行逐页分析。第一篇先解释AI算力为什么首先撞上能耗和存储瓶颈；第二篇聚焦DRAM从6F²向4F²垂直化；第三篇讨论HBM和3D DRAM如何突破Memory Wall；第四、第五篇转向GAA晶体管，分析沟道、应力、SiGe、栅介质、源漏和接触如何继续优化；第六篇讨论先进互连材料和工艺；第七篇则进入背面供电与CFET，看看先进逻辑如何真正走向3D。通过这7篇，可以把整份报告的技术脉络串起来：AI需求推动能效提升，能效压力推动存储和逻辑同时3D化，而真正支撑这些架构落地的，是材料与工艺集成能力。
这一部分先回答一个最基础的问题：为什么AI时代的半导体技术不能继续只靠“晶体管更小、频率更高”来推进。报告把问题归结为能耗、存储带宽和工艺波动三重压力，并提出未来十五年的能效提升必须依靠晶体管、DRAM、HBM、互连、背面供电和先进封装共同完成。真正的主线是，AI算力需求增长速度已经明显快于传统摩尔定律，因此未来竞争的核心指标不再只是峰值算力，而是单位能量能完成多少计算。
这份报告讨论的是AI时代半导体底层技术如何重新组合。报告题目是“Material and Process Integration Innovations and Solutions Enabling AI Architectures”，演讲者来自Applied Materials，因此观察角度和芯片设计公司的报告明显不同。它是向下追到材料、沉积、刻蚀、外延、键合和互连这些制造环节。核心是AI需要越来越多计算和存储，但传统二维缩放已经无法单独提供足够的能效提升，所以未来的性能增长必须依靠新材料、新器件结构、3D集成和先进封装共同实现。
整份报告围绕“计算”和“存储”两条路线展开。AI面临两个同时恶化的问题：计算本身越来越耗电，而且数据在计算单元与存储器之间来回移动也需要大量能量。因此报告第一部分重点讨论DRAM，包括高深宽比电容刻蚀、高k介质、4F²垂直晶体管、晶圆键合以及3D DRAM；第二部分则转向先进逻辑，从GAA的沟道、源漏、栅极和contact一路讲到CFET与互连。换句话说，作者并不认为AI能效问题可以单纯依靠晶体管解决，而是把memory wall、逻辑器件和数据互连看成一个完整系统。
AI的问题不是算力增长不够快，而是算力需求增长速度已经远远超过传统摩尔定律。左侧图显示，早期计算需求大致按照两年翻倍，而现代AI训练阶段一度出现3—4个月翻倍的速度。右侧则把这种增长转化成电力问题。传统数据中心已经消耗大量电力，而AI训练和推理进一步推高需求。如果这种趋势继续，AI相关数据中心功耗可能达到全球电力供应的两位数比例。AI未来的竞争不能只看FLOPS，单位计算消耗多少能量将成为更重要的指标。
报告把未来15年的目标直接定义成“能效性能提高10000倍”。这里的指标是energy-efficient performance，也就是性能提升必须同时考虑每次计算消耗的能量。图中从2005一路延伸到2040，未来15年还需要继续获得约10000倍提升。这意味着仅靠每两三年一次的制程节点升级远远不够，因为传统晶体管缩放每代只能提供有限的性能和功耗收益。未来的10000倍实际上必须由晶体管、存储器、互连、封装和系统架构共同贡献。
材料工程要解决的问题可以分成三个：降低功耗、提高存储带宽、降低波动。第一，晶体管要降低Vdd、寄生电容和电阻，其中更高迁移率、更小EOT和背面供电都是手段。第二，存储要从传统DRAM继续向4F²、3D DRAM和HBM演进，提高容量和带宽。第三，要降低LWR、LCDU和EPE等制造波动，因为器件越小，几个纳米甚至亚纳米的尺寸变化就会直接影响性能和良率。报告把“variability”放到与功耗、带宽同等的位置，说明先进节点已经从追求平均性能进入追求统计分布的阶段。
10000倍能效不是一项技术贡献10000倍，而是大量收益逐层相乘。AI计算模块可拆成DRAM、先进逻辑和互连。HBM目标是把带宽提高约1000%；垂直CAAT和3D DRAM分别贡献约15%的能效提升；GAA晶体管目标是降低约30%功耗、提高约15%性能；背面供电则提高约30%密度并带来约10%性能收益。再叠加先进封装，最终才有机会逼近2040年的10000倍目标。因此作者称process integration是“unsung hero”：真正决定这些技术能否同时工作的是工艺集成，而不是某个孤立器件指标。
后面所有技术其实都围绕五个变量展开：电压、电阻、电容、容量和带宽。Memory部分讨论density scaling、bandwidth和3D DRAM；Logic部分讨论GAA、互连、背面供电以及下一代CFET。右侧五个“Key levers”非常关键：VDD决定动态功耗，Resistance决定IR drop和RC延迟，Capacitance决定开关能量，Capacity决定能存多少数据，Bandwidth决定数据能多快移动。这意味着AI硬件优化已经不能只问“晶体管快不快”，而要问整个计算—存储—互连链条的能量和延迟在哪里消耗。
DRAM密度缩放已经从8F²走到6F²，下一阶段目标是4F²。传统DRAM单元通过平面布局持续缩小，但从8F²到6F²之后，bit line、word line、access transistor和电容之间的几何空间已经非常紧张。下一步有两条路线：一条是4F² Vertical Channel Transistor，另一条是更长期的垂直堆叠3D DRAM。它们的共同点都是开始使用第三维空间，因为二维布局已经难以同时提高容量、带宽和速度。
6F² DRAM本身已经是一套非常复杂的三维制造流程。工艺从隔离开始，然后依次形成word line、bit-line contact、bit line、storage-node contact、M0、电容和互连。图中word line和capacitor两部分都涉及极高深宽比结构。这意味着DRAM虽然在电路图上只是“一个晶体管+一个电容”，但在制造层面已经是复杂的三维结构。未来缩放最难的部分是能否在几十甚至上百倍深宽比的结构里实现均匀刻蚀和薄膜沉积。
DRAM继续缩放首先遇到的是hard mask和刻蚀的联动问题。尺寸越小，结构越深，传统方案必须使用更厚的hard mask才能完成刻蚀，但mask越厚，本身的深宽比也越高，最终会放大CD variation和缺陷。报告提出高选择比碳hard mask配合更精确的离子控制，使对Si的刻蚀选择比提高约2倍，同时LWR降低约25%。通过材料选择和etch chemistry提高选择比，从而允许使用更薄的mask，最终降低整套图形转移过程的随机波动。
本篇小结
第一部分先把整份报告的出发点讲清楚：AI算力需求的增长速度已经超过传统摩尔定律能够提供的能效改善速度，因此未来不能再依赖单一晶体管缩放，而必须同时优化计算、存储、互连和封装。报告随后把注意力首先放到DRAM，因为AI系统不仅需要更多存储容量，还需要更高带宽、更低能耗以及更稳定的制造一致性。
下一篇将正式进入DRAM内部，重点分析为什么6F²架构正在逼近几何极限，以及高深宽比电容、hard mask、刻蚀、高k介质和4F²垂直晶体管如何共同决定DRAM下一阶段的缩放路线。
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