DesignCon2026干货分享及下载(完成更新)

大家好，我是启芯。Design con 2026刚结束几周，刚找到几篇文章就迫不及待想和大家聊聊 DesignCon 2026的干货。

分享的三份文档也干货满满，欢迎下载学习

首先，DesignCon 的定位没变：依然是高速度电子设计、SI/PI、封装与系统级互连的顶会之一。

如果说去年的关键词是 112G 的规模化应用，那么 2026 年，整个硬件圈已经彻底卷入了 AI 数据中心物理层的深水区。

从 224G/448G SerDes 的极限挑战，到 PCIe 7.0 的落地更新，再到 CPO/CPC（共封装光学/电缆）的阵地战，今年的干货厚度足以让每一位硬件工程师消化不良，哈哈。

今年明显能感到三个主线被拉到台前：异构集成 & Chiplet、AI 驱动的 EDA/Agentic AI、224G/448G 级别的互连与电源挑战。

以下是启芯为大家整理的技术要点精粹。最后贴上下载链接，因为目前的文章比较零散，所以本链接会持续更新design con2026的文章，供大家学习

一、高速互连：从 224G 迈向 448G 的物理极限

在今年的会议上，112G 已经是“过去式”，大厂们（如 Samtec, TE, Credo）都在秀 224G PAM4 甚至 448G 的肌肉。

224G 链路损耗挑战：对于 224G 链路，Nyquist 频率下的插损要求极其苛刻（Die-to-Die 建议不超过 40dB）。今年的论文重点讨论了 Dk < 3.5, Df < 0.002 的极低损耗材料在长距离传输中的表现。

CPC 与 CPO 之争：随着速率翻倍，传统背板方案几乎触顶。Co-Packaged Copper (CPC) 方案（如 Samtec 的 Si-Fly HD）和 CPO 成为全场焦点。结论很明确：1.6T 时代，光电互连正从单板走向封装内部。

纠错码（FEC）的新高度： 448G 时代，BER（误码率）不再仅靠物理层拉满，Sub-Nyquist 均衡优化和更复杂的物理层编码成了提升频谱效率的关键。

二、 PCIe 7.0关于128GT/s的测试

PCIe 7.0 的 1.0 Base 规范已经落地，今年的分论坛几乎成了 PCIe 7.0 的避坑指南，涵盖了测试，系统设计的方方面面：

测试方法更新：相比 PCIe 6.0，7.0 在 TX/RX 测试中引入了更精细的测量标准。

S 参数操纵与串扰敏感度：很多工程师反馈，PCIe 7.0 对封装和 PCB 连接器的串扰极其敏感。会议现场分享了如何通过 S 参数处理来预测通道余量。

系统级建模： Keysight 和 Synopsys 展出了成熟的 PCIe 7.0 系统指导方案，强调了从芯片 IP 到系统联调的全链路仿真闭环。

除此之外，PCIE gen8也有涉及到

传统的 PCB 设计正向先进封装迁移。

Innovator3D IC： Siemens 等巨头展示了如何在一个统一的流程中优化异构芯片、中介层（Interposer）和封装。

多物理层协同：随着 AI 芯片功耗飙升，SI/PI/Thermal 的三方协同仿真不再是选配，而是标配。特别是在 3D 堆叠结构中，散热路径的设计直接决定了信号增益的稳定性。

AI 算力的爆发带来了史无前例的电流需求。

垂直供电（Vertical Power Delivery）：传统的侧向供电由于压降过大（IR Drop）已难以为继。今年的热门课题是直接通过封装底部的垂直连接器供电，以大幅降低 PDN 阻抗。

液冷与互连的集成：随着液冷成为 AI 算力中心的“出厂设置”，TE 和 Amphenol 展示了将液冷管道与高密度连接器集成的方案，解决高热密度下的可靠性问题。

如果你现在在做 AI 服务器主板、交换机、加速卡、CPO/LPO 模块，DesignCon 2026 的内容基本就是未来三年的指南了。

为了方便大家深入研究，我整理了本次 DesignCon 2026 的部分公开 PPT 讲义、白皮书及技术paper。由于资料还逐步释放，因此本公众号会一直更新，尽情期待

获取方式：回复关键词“DC2026”获取下载链接。

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