产业研究|深度拆解“韬(τ)定律”:对AI与半导体产业的真实影响

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2026 年 5 月 25 日，华为公司董事、半导体业务部总裁何庭波在国际电路与系统研讨会（ISCAS 2026）上正式提出 “韬 (τ) 定律”，引发全球半导体与 AI 产业高度关注。同日，何庭波向中国科学院科技论文预发布平台（ChinaXiv）提交题为《A Time Scaling Theory for Multi-Layer Electronic Systems》（多层电子系统的时间缩放理论）的英文论文，系统阐述了这一后摩尔时代的全新缩放原理。本文深入研读该论文，结合全球产业最新实践，从底层技术路线出发，客观分析其对人工智能与半导体产业的真实影响。

一、后摩尔时代的新范式：从几何缩放到时间缩放

何庭波在论文开篇直指摩尔定律的物理极限，宣告“几何缩放时代的终结”。过去近 60 年，半导体行业以纳米为单位衡量进步，依托 “每 18 个月晶体管尺寸缩小、频率上升、每逻辑门成本下降” 的产业契约，持续推动性能提升。但随着晶体管逼近原子尺度，摩尔定律的边际收益急剧递减：7 纳米节点以下，纯粹尺寸微缩的回报已趋于平缓；2 纳米节点的前沿芯片设计预算已超过每颗 10 亿美元，成本不降反升。由于在获取最先进光刻设备方面受到外部限制，华为较同行更早直面这一行业性难题，进而催生了 “韬 (τ) 定律”。

“韬 (τ) 定律” 的核心思想，是将时间而非几何尺寸作为首要度量标准，用“时间缩微” 替代 “几何缩微”。论文指出，摩尔定律的本质从来不是几何本身 —— 晶体管缩小、互连密度提升、集成度提高等所有技术进步，最终都是为了压缩信号传递的时间，几何缩微只是实现这一目标的工具之一。基于这一洞察，论文提出在整个技术栈的每一层（晶体管、电路、芯片、系统）定义特征时间常数 τ，并将缩短 τ 作为全行业统一的优化目标。τ 是一个分层结构，可分解为：

每一层的τ 均由下层 τ 以及本层引入的组织开销、通信开销共同构成。其适用范围在时间上跨越 12 个数量级（从皮秒到秒），在空间上覆盖从纳米到公里的跨度，是可描述从单个晶体管到超大规模数据中心的通用物理量。

针对各层τ 的缩短，论文提出了差异化机制：

晶体管层：通过提升载流子迁移率、应变工程、高k 金属栅极及全环绕栅极（GAA）架构优化本征开关延迟，重点解决已超过本征传输时间数倍的局部互连寄生电阻和电容问题。
电路层：采用更低电阻率的导体、低k 电介质，核心通过垂直集成缩短导线长度，降低信号路径的 RC 传播延迟。
芯片层：通过架构选择、流水线深度调整、内存层次结构优化和片上网络设计，解决计算与内存访问的延迟失配。
系统层：通过重构互连拓扑、简化协议栈和优化网络结构，缩短端到端的消息传递与同步时间。

整体而言，这些机制追求在晶体管尺寸不变的前提下，通过系统性缩短信号传递的物理距离和逻辑距离实现τ 缩减，进而提升芯片性能。

二、核心实现技术：逻辑折叠与垂直集成

在τ 缩放的策略框架下，华为提出的关键落地技术是逻辑折叠（Logic Folding）。数字系统的性能上限由相邻触发器级之间的关键路径延迟决定，这一延迟主要受限于路径上的互连RC 常数和门级数量。传统平面设计将所有门级置于同一平面，通过上方金属堆栈布线，导线越长寄生 RC 越大，关键路径越慢。

逻辑折叠彻底抛弃平面假设，将关键路径上的门级分布到两个或更多垂直堆叠的有源层上，通过超细间距混合键合技术实现垂直互连。这一设计大幅缩短了信号线长度，显著降低寄生RC，改善时钟偏斜，使芯片在相同器件节点上能实现更高的时钟频率。以建筑作比：传统芯片设计如同单层平房，房间依次串联；逻辑折叠则好比多层楼房并配备高速电梯，原本从第一个房间步行到第十个房间的漫长路径，被垂直直达所替代，所需时间大幅减少。

论文公布了麒麟2026 芯片采用逻辑折叠的实测数据：

晶体管密度从155 MTr/mm² 跃升至 238 MTr/mm²（百万晶体管 / 平方毫米），这一提升幅度以往需要约 3 年的几何缩放才能实现。
SoC 性能核心能效提升 41%，最大时钟频率提升近 13%。
SRAM 操作频率提升超过 40%。
时钟缓冲区减少50% 以上，时钟偏斜减少 25%。

论文强调，麒麟2026 采用的是保守方案，仅在关键路径上选择性使用逻辑折叠，即便如此，CPU 性能核心频率已在 2026 年重回 3.1 GHz。展望未来 10 年，逻辑折叠将从局部关键路径折叠发展为全面多层折叠，每个封装可包含 3 个、4 个甚至更多有源层。论文预测，2026—2035 年，晶体管密度有望突破 400 MTr/mm²，CPU 核心频率将迈向 4 GHz。

三、AI 算力革命：α 因子与全栈系统级 τ 优化

外界对“韬 (τ) 定律” 的核心关切，在于其能否解决 AI 算力的指数级增长需求。该定律虽首先在智能手机芯片上验证，但何庭波在论文中明确回应：“答案是肯定的。”

AI 系统有两个本质特征：一是系统规模持续扩大，芯片数量可达数万颗；二是系统消耗主要在于数据移动而非计算本身 —— 大型 AI 集群中，超过 80% 的能耗用于数据移动，超过 70% 的系统成本分配给数据存储。这意味着减少数据传输时间，至少与减少计算时间同等重要，而这正是 τ 缩放的核心优势。事实上，AI 领域的 τ 缩减速度将远快于移动设备和自动驾驶场景。

这一判断基于论文提出的τ 代际缩放法则：

其中α 为特定于应用场景的缩放因子。基于生产实践，移动设备的 α 约为每年 1.3 倍，自动驾驶约为每年 1.5 倍，而 AI 工作负载的 α 最高可达每年 10 倍。即 AI 系统的 τ 每年可缩短至前一年的 10%，完成同样任务的时间最快可从 10 秒压缩到 1 秒。论文解释，AI 领域 τ 缩减如此之快的根本原因是 “吞吐量直接转化为经济价值”——AI 系统不存在手机那样的物理交互与人体感知约束，速度提升可直接转化为生产力收益，驱动资本持续投入。

论文强调，AI 系统的 τ 优化必须是全栈式的，需覆盖从加速器内部到集群互连的整个链条，核心通过三个层面协同实现：

系统互连架构（灵衢总线，Unified Bus）：用单一协议取代传统多节点、多加速器架构的堆叠结构，使主要通信路径的系统τ 缩短约 500 倍。
近封装光引擎（Hi-ONE）：采用高密度光互连节点，将串行器/ 解串器（SerDes）传输距离从约 100 厘米缩短到约 5 厘米，消除笨重布线，并将有效传输距离从不足 1 米扩展到 100 米，使分布式吉瓦级数据中心的高密度互连成为可能。
封装拓扑重组（3D 折叠）：将原本束缚在边缘的资源迁移至垂直表面，形成垂直集成堆栈，使内存、互连、电源和逻辑同步扩展，解决传统2.5D 扇出瓶颈。

这一系统级τ 缩减思路已成为全球 AI 芯片巨头的共同选择。英伟达 2026 年推出的专为代理式 AI 打造的 Vera CPU，通过优化智能体多步骤任务的执行延迟，显著降低了推理端的系统 τ；其 Vera Rubin DSX AI Factory 参考设计，通过协同设计计算、存储与网络架构，实现了每瓦最大 Token 产出，本质是将 τ 优化贯穿于 AI 基础设施全栈。此外，英伟达 Spectrum-X AI 原生以太网架构的多路径可靠连接（MRC）技术，有效解决了大规模 AI 集群的网络通信瓶颈；用于半导体设计的 cuEST 工具已被台积电、三星等头部厂商采用，通过 AI 加速芯片设计流程，进一步压缩了从概念到量产的时间周期。

论文预测，到2035 年，硬件集成度将增加超过 100 倍，τ 的缩减将均匀分布在整个技术栈的每一层，而非像过去那样集中于器件级别。

四、产业格局重构：价值重心从节点转向系统

“韬 (τ) 定律” 不仅是技术路线的革新，更将深刻改变半导体产业链的价值分配逻辑。当行业不再只追求晶体管尺寸缩小，转而聚焦系统层面的数据传输效率，整个产业链的价值重心将发生转移。

论文分析，个人计算机时代，行业通过标准化内存总线将处理器与内存解耦，使两个产业独立发展。但AI 时代，这一解耦正在逆转：计算密度的持续提升已将内存带宽、延迟、功耗和封装推向极限，数据移动与计算本身同等关键，逻辑与内存正再次走向紧密的物理集成。随着两者融合，供应链的影响力平衡正在向内存与先进封装供应商转移。

分析认为，先进封装、混合键合设备、三维原生EDA 工具、高速互连（特别是光互连）、高效散热等环节的价值将显著提升。未来半导体产业的价值不再仅集中在单点晶圆制造，而更看重谁能在系统层面实现最短的数据传输路径和最快的传输速度。

全球龙头企业的技术路线已印证这一趋势。台积电2026 年技术研讨会以 “Expanding AI with Leadership Silicon” 为主题，重点展示了 A16 工艺的 Nanosheet 架构与 Super Power Rail 背面供电解决方案 —— 通过将电源网络移至晶圆背面，大幅缩短电源路径、降低寄生电阻，与逻辑折叠通过垂直集成缩短信号路径的核心思想高度一致。同时，台积电持续推进 3D Fabric 技术生态，其 CoWoS、InFO 等先进封装方案已成为 AI 芯片的标配，正是通过三维集成实现内存与逻辑的紧密耦合。英伟达则通过全栈布局推动 τ 优化，从 Vera CPU、Blackwell GPU 到 BlueField-4 DPU，再到 Spectrum-X 网络和 AI Enterprise 软件平台，形成了覆盖芯片、系统、软件的完整 τ 优化链条；其与谷歌云、AWS 等云厂商的深度合作，将 AI 工厂的 τ 优化延伸至云端基础设施层面，进一步放大了系统级缩放的价值。

这种产业共识的形成，标志着半导体行业正式从“节点竞赛” 进入 “系统竞赛” 时代。正如论文所言：“下一个美元应该投向 τ，而不是工艺节点 —— 有竞争力的性能不再需要永远停留在光刻技术的最前沿。封装、内存带宽和互连结构设计，现在占据了此前仅由领先逻辑节点独自拥有的战略权重。” 这一论断，意味着全球半导体产业投资逻辑的根本性转向。

五、现存挑战与全球产业协作

客观来看，“韬 (τ) 定律” 目前仍是基于华为实践经验的技术路线，要成为行业广泛共识，还需要更广泛的参与和更长周期的验证。何庭波在论文中坦承：“如果把 τ 缩放描述成一个已经完成的体系，那将是一种误导。仍有几个实质性的问题尚未解决，在此指出它们，既是为了突出正在进行的工作，也是为了邀请各方合作。”

实践“韬 (τ) 定律” 需克服三大核心挑战：

τ 原生工具链空白：全面的逻辑折叠要求工具链将多个堆叠的芯片视为单一连续设计实体，而垂直互连的寄生参数、禁区（KOZ）以及晶圆间工艺变异的相互作用，是传统二维 EDA 工具无法充分处理的。论文披露，华为已开发出初步内部工具并取得实用成果，方法学细节将在未来几个月公布，并强调 “一个 τ 原生的工具链 —— 开放的、多物理场的、三维原生的 —— 是未来 10 年最重要的赋能投资”。
能量极限制约：论文明确指出“τ 是一个时间定律，而不是焦耳定律”。性能 10 倍提升可能伴随功耗同比例增长，单个 “超级节点” 的功耗可能超出电网承载能力，正如摩尔定律遭遇物理极限一样，τ 缩放最终也将面临能量极限的制约。
制造与测试复杂性：晶圆间工艺变异、垂直互连的额外制造成本，以及适配新缩放原理的基准测试体系，均有待进一步完善。

值得注意的是，全球产业界已开始针对这些挑战展开协作。英伟达与新思科技建立长期战略合作，将AI 加速计算与 EDA 工具结合，共同开发支持三维原生设计的 τ 原生工具链；台积电的 OIP 生态系统经过 15 年发展，已汇聚数千家合作伙伴，推动 3D IC 设计、制造与测试的标准化；华为也表示将在未来几个月公布其内部 τ 原生工具链的方法学细节，邀请全球开发者共同参与完善。这些协作努力，将加速 “韬 (τ) 定律” 从理论走向大规模产业实践。

尽管存在上述挑战，后摩尔时代的技术方向已然清晰：必须从系统整体而非单一晶体管层面着手，通过提高数据移动效率实现性能提升。“韬 (τ) 定律” 最大的贡献在于方法论层面 —— 这是自登纳德缩放定律以来，首个为整个技术栈提供统一优化目标的缩放原理。它向全行业发出明确信号：不同领域的工程师现在正用相同的单位优化同一个量，任何单一层面的改进，只有最终传导为系统 τ 的缩减才算有效。

何庭波在论文最后写道：“未来 10 年的工作范围已经划定。许多开放性问题依然存在，没有任何一个组织能够独自解决它们 —— 工具链、标准、基准测试、器件物理、经济模型，都需要来自任何一家公司之外的贡献。因此，本文既是一份来自实践一线的报告，也是一份邀请。”

参考文献

[1] He Tingbo. A Time Scaling Theory for Multi-Layer Electronic Systems. ChinaXiv, 2026. (Preprint, submitted on May 25, 2026)[2] G. E. Moore, “Cramming more components onto integrated circuits,” Electronics, vol. 38, no. 8, pp. 114–117, Apr. 1965.[3] R. H. Dennard, F. H. Gaensslen, V. L. Rideout, E. Bassous, and A. R. LeBlanc, “Design of ion-implanted MOSFET’s with very small physical dimensions,” IEEE Journal of Solid-State Circuits, vol. 9, no. 5, pp. 256–268, Oct. 1974.[4] International Roadmap for Devices and Systems (IRDS) 2025 Edition, Executive Summary, IEEE, 2025.[5] TSMC, “TSMC 3D Fabric Technology,” 2026. [Online]. Available: https://www.tsmc.com. [Accessed: May 28, 2026].[6] NVIDIA Corporation, “NVIDIA Hopper Architecture Whitepaper,” 2025. [Online]. Available: https://www.nvidia.com. [Accessed: May 28, 2026].

注：文中涉及上市公司股票代码：台积电（NYSE: TSM），英伟达（NASDAQ: NVDA）。所有数据及技术描述均以何庭波 2026 年 5 月 25 日论文及企业官方公开资料为依据，截至 2026 年 5 月 28 日，未更新相关实验数据。

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