AI 互联芯片的胜负,在交付链

AI 基础设施的瓶颈已经从单颗 GPU 或 XPU 的峰值算力，转向多芯片、多节点、多机架之间的数据移动效率。互联芯片不是一个单一赛道，而是一组按距离分层的能力：封装内看 UCIe 和 Die-to-Die，服务器内看 PCIe/CXL 与 Retimer，机架内看 NVLink/UALink，机架间看以太网、InfiniBand 和光互联。判断一家互联芯片公司，也不该只看某颗芯片或某个协议，而要看 SerDes、协议控制器、交换架构、客户验证和光电演进能否连成一条可交付的产品线。

为什么连接层值得单独讨论

AI 基础设施的主叙事长期围绕 GPU、HBM 和先进封装展开。这个叙事没有错，但它容易遮住一个更具体的问题：当模型训练和推理不再由单颗芯片完成，系统性能会被“如何连接”重新定价。算力越大，数据搬运越频繁，芯片之间的链路、内存之间的一致性、机架之间的网络调度，都会从后台工程问题变成前台架构变量。

标准演进已经把这个变化写得很清楚。PCI-SIG 在 2025 年 6 月发布 PCIe 7.0 规范，单通道速率提升到 128 GT/s；CXL Consortium 在 2025 年 11 月发布 CXL 4.0，基于 PCIe 7.0，把链路速率提高到 128 GT/s；UCIe 3.0 在 2025 年 8 月发布，支持 48/64 GT/s；UALink 200G 1.0 在 2025 年进入公开规范阶段，目标是在一个 AI computing pod 内连接最多 1024 个加速器。这些标准并没有指向唯一赢家，反而说明 AI 系统正在被拆成多层互联问题。

这篇文章不从“哪个协议会赢”开始。更值得问的是：当 AI 服务器从单机扩展到超节点，再扩展到集群，一个互联芯片公司究竟要在哪几层拥有能力，才可能形成长期位置？这个问题对工程团队、投资人和产业运营者都重要，因为它决定了我们应该看产品发布，还是看底层 IP；看带宽峰值，还是看系统验证；看单点突破，还是看路线图连续性。

图注：AI 互联按距离分层，不同层对应不同的语义、功耗、时延和生态约束。

真正的分歧不是 PCIe、CXL、UCIe 谁替代谁

围绕 AI 互联的讨论，容易把协议放在同一张擂台上比较。PCIe 是通用 I/O，CXL 是带缓存一致性和内存语义的扩展，UCIe 处理封装内或封装间的 chiplet 连接，NVLink 和 UALink 更接近机架内 accelerator scale-up，InfiniBand 和以太网承担更大范围的 scale-out 网络。这些技术会在部分场景里重叠，但首先服务的是不同距离、不同语义和不同生态约束。

一个系统可能同时有 PCIe、CXL、UCIe、NVLink 或 UALink，再加上以太网或 InfiniBand。真正难的不是写出协议清单，而是让这些链路在成本、时延、功耗、可靠性和长期运维上成立。AI 互联的判断框架，也应该从“协议替代关系”转向“系统分层关系”。

从这个角度看，本土机会也不应被简化成“做一颗 PCIe switch”或“补一个 scale-up 互联子系统”。更有价值的问题是，一家公司能否从 SerDes 物理层一路上行到协议控制器、交换芯片、信号链器件和光电融合。越往高端走，互联芯片的竞争越不只是逻辑设计，而是底层信号完整性、标准跟进速度、系统兼容性和客户导入周期的综合比赛。

第一个变量：SerDes 是带宽天花板，也是交付底座

在所有互联叙事里，SerDes 往往最不适合传播，却最适合尽调。PCIe、CXL、以太网、UALink、UCIe 等高速链路最终都要落到物理层传输质量，112G、224G 乃至下一代 448G 的演进，会直接决定交换芯片、Retimer、光模块和 CPO 的产品节奏。协议可以写在路线图里，SerDes 的误码率、插损容忍、功耗和工艺适配，才会决定产品能否进系统。

如果观察互联芯片公司，重点不应放在单次产品发布，而应放在能力链是否连续。一个更稳的核查路径是：底层 SerDes 是否自研并经过多项目验证，PCIe/CXL/UCIe/UALink 等协议 IP 是否能随标准演进，标准品芯片是否有客户侧导入和可复用设计经验，光电互联路线是否有真实系统验证。公众号稿可以讨论这个框架，但不宜把公司披露的单点指标直接写成行业结论。

第二个变量：开放标准不等于开放市场

CXL 和 UALink 都有开放标准属性，但开放标准并不会自动变成开放市场。CXL 的长期吸引力来自内存扩展、内存池化和缓存一致性，但真实放量仍取决于 CPU 平台支持、操作系统与软件栈、服务器 OEM 验证和 hyperscaler 的采购节奏。对 CXL component、CXL memory、CXL switch 的市场预测普遍乐观，但不同机构口径差异明显，说明这还是采用曲线问题，而不是已经完全兑现的成熟市场。

UALink 的分歧更明显。它面向开放 accelerator scale-up，给非 NVIDIA 生态提供了挑战 NVLink/NVSwitch 的标准化方向。UALink Consortium 披露的 200G 1.0 规范支持每 lane 200G，并面向最多 1024 个 accelerator 的 pod，这是一个有吸引力的系统想象。但 UALink 能否成为生产级生态，还要看 AMD、Intel、Google、Meta、微软、阿里等参与方的产品节奏，以及交换芯片、IP、验证工具和软件模型能否形成互操作闭环。

第三个变量：光互联不是装饰，而是下一轮功耗约束

AI 集群规模扩大后，铜缆和电连接的功耗、距离、密度会越来越难处理。短期内，有源电缆、Retimer、Redriver 和更强的 SerDes 信号处理会继续延长电互联的生命周期；中长期看，CPO、Optical I/O 和光电 chiplet 会把互联问题推向封装和系统协同。这个方向的难点不是“把光模块放得更近”，而是电信号、光引擎、封装、热设计、可维护性和供应链一起变化。

CXL 4.0 的公开材料已经把 PCIe 7.0 光支持、更多 Retimer 和更高带宽放进讨论，UCIe 也在持续扩展 chiplet 互联的速率和可管理性。对互联芯片公司来说，SerDes 不会停在交换芯片内部，而会继续外溢到光模块、CPO 平台和下一代封装接口。谁能把电互联的信号完整性能力迁移到光电系统，谁就可能从单颗芯片供应商变成系统级互联方案供应商。

图注：公开资料只能提供线索，客户侧验证才会把线索变成证据。

图注：把注意力从发布会语言转移到可验证变量，才能避免把协议清单误读成系统能力。

风险与反证

第一类风险是标准采用慢于预期。CXL 的价值很清晰，但内存池化和共享内存架构要进入大规模部署，需要平台、软件、验证和运维一起成熟。如果 2027 到 2028 年主流 OEM 和 hyperscaler 的部署节奏低于预期，相关芯片和 IP 的商业化曲线会被拉长。

第二类风险是 UALink 生态未能对 NVLink 形成有效替代。NVIDIA 的优势不只是链路带宽，还包括 GPU、NVSwitch、软件栈和整机系统的共同优化。UALink 的开放性有吸引力，但开放标准需要多厂商同步推进。如果非 NVIDIA accelerator 的市场份额、软件模型和互操作验证没有足够快地成熟，UALink 相关 IP 和交换芯片会先经历较长等待期。

第三类风险是本土供应链推进被工艺和客户验证约束。高端 SerDes、交换芯片和 CPO 都会遇到先进工艺、封装、测试、良率和供应链可得性问题。公司公开披露可以提供研究线索，但外部文章无法替代客户侧验证。最应该跟踪的不是发布会密度，而是量产项目数量、关键客户复购、互操作认证、失效率数据和下一代产品按期推出能力。

AI 互联芯片的长期价值，不在某个协议名字本身，而在一家公司能否把信号、协议、交换和系统验证连续地做成可交付能力。