夜雨聆风
核心要点
I/O 与通道修复能力正成为提升良率的关键因素。
系统级测试能够捕获临界缺陷以及极罕见的失效类型，例如静默数据错误（SDE）。
新思科技（Synopsys）与台积电（TSMC）联合开发了一款多芯片演示平台，可在系统全生命周期内实现测试、监控、调试与修复的一体化能力。
加速器兴起带来的测试连锁反应
AI 芯片中加速器的快速普及，正在对测试流程产生层层涟漪效应——测试次数不断增加，分析过程更加深入，设备在整个生命周期内的监控也更为密集。
AI 加速器是专为神经网络、机器学习和生成式 AI 任务打造的软硬件一体化平台，强调大规模并行处理能力。当前，这类多芯粒（multi-chiplet）模块已经支撑起自动驾驶、机器人以及半导体芯片自适应测试等实时应用。
为了应对这些需求，可测试性设计（DFT）技术正在快速演进，主要聚焦于：
在多个芯粒之间高速传输测试数据 改善测试平台的热管理与散热能力 开发新型应力测试方案，覆盖高功率、高温以及全天候连续负载的组合工况
图 1：2.5D 与 3D 封装架构中，芯粒间接口的验证与测试至关重要](Source: Teradyne)
为什么 AI 模组比传统 SoC 更难测试
极高的电流密度给热隔离与热点抑制带来巨大挑战； 先进制程器件与互连结构（如硅通孔 TSV、混合键合）引入了新的失效模式； 芯粒间接口难以直接访问，必须通过 DFT 创新才能实现完整的测试、调试与修复。 西门子 EDA 的 Quoc Phan 指出：“极端的架构复杂性和大规模并行特性，使得 DFT 向量生成与功耗管理变得异常困难。此外，片上与片外内存规模庞大，数据传输速率高达每秒数 TB，这进一步削弱了制造过程中的可控性与可观测性。传统测试方法难以覆盖的新型失效模式和跨芯粒连接问题，迫切需要创新的 DFT 手段来解决。”
因此，芯片制造商正比以往任何时候都更依赖功能测试。Advantest 的 Ira Leventhal 与 Richard Lathrop 表示：“功能测试可以同时分析多个核心、芯粒和内存的行为，而不只是针对孤立模块进行结构性测试，这是识别细微缺陷和环境临界性的少数有效方法之一。”
图 2：多芯片集成带来的良率压力，正推动功能测试向制造流程前端转移。（来源：Advantest）
对于多芯片组件而言，这一策略尤为关键。新思科技的 Faisal Goriawalla 解释道：“与单片芯片测试一样，多芯片测试的目标也是尽早发现缺陷。区别在于，我们必须确保只有已知合格的芯粒才会被组装，以减少后续调试成本，并避免昂贵的现场失效。”
热管理与测试系统的升级
Amkor 的 Vineet Pancholi 提醒，先进封装的复杂度已提升了约两个数量级，而且每个客户的封装设计都不相同。当前 AI ASIC 的工作电流已达到 1200A，很快会迈向 2400A。测试系统必须能够在 两倍于实际运行条件 的压力下进行测试，这使得热管理成为核心难题。
这意味着测试设备必须具备：
精确的电源控制与调节能力 快速钳位保护机制 在线接触电阻监测功能
量产测试的三大重点领域
Pancholi 将 AI 加速器的量产测试划分为三个主要方向：
芯粒硅模块 芯粒间互连结构 封装级电气、逻辑与热性能
逻辑模块通常支持扫描测试，EDA 流程会自动生成测试向量，覆盖传统的静态故障和现代的高速跳变延迟，并在晶圆探针与最终封装测试阶段分别执行。
ProteanTecs 首席执行官 Shai Cohen 指出，芯粒可能来自不同的供应商，封装也可能由第三方完成。借助遥测（on-chip monitor）技术，可以在锯切测试阶段大幅提升对每个芯粒内部状态以及芯粒间接口情况的可见性，从而避免将缺陷芯粒组装进多芯片封装。同时，还可以根据性能、功耗和良率挑选互补芯粒，以提高整体协同表现。
遥测技术的早期应用之一就是检测静默数据错误（SDE）——这类极为罕见的缺陷只有在特定的环境应力和负载条件下才会发生。此外，遥测还能用于追踪器件老化趋势，帮助数据中心优化预防性维护策略。
新型失效模式与 I/O 修复
AI 加速器带来了几种新的关键失效模式。西门子 EDA 的 Phan 表示：“在传统静态故障模型无法捕捉的高速高密度环境中，信号完整性与串扰问题（如桥接故障和微小延迟缺陷）尤为常见。堆叠芯粒的机械和热接触缺陷也会随着时间推移而显现，因此需要持续监控和在线测试。为缓解这些问题，I/O 或通道修复能力正成为提升良率的重要手段，可以在局部缺陷出现时快速绕过。”
Amkor 的 Scott Carroll 也认为，大多数新型失效模式都可以追溯到三类根源：硅缺陷、封装缺陷以及热致性能退化。
功耗感知测试与 DFT 优化
功耗感知的自动测试向量生成（ATPG）可以帮助应对某些外部失效。新思科技的 Goriawalla 指出：“功耗是导致这些失效的关键因素之一。如果在 ATPG 向量生成过程中不能精确管理功耗，就可能导致良率损失。ATPG 向量往往具有较高的翻转率，可能会使 IR 压降超出为功能模式设计的电源预算，从而产生虚假失效。”
芯粒间通信与接口测试
芯粒间接口主要分为两类：
逻辑–逻辑接口：基于 PHY（如 UCIe）或低速通用 I/O（GPIO） 逻辑–存储接口：如 HBM PHY
由于协议标准、分区限制（例如主带与侧带）、数据速率以及是否具备冗余通道各不相同，DFT 与 SoC 设计团队在测试、修复、向量生成和调试方面面临很大挑战。
因为传统 JTAG 无法直接在系统中使用，通常需要借助片上接口（如高级外设总线 APB）来实现测试的可控性与可观测性。即便已有 IEEE 1149.1、1500、1687、1838 以及 JEDEC 的相关标准，仍然存在覆盖空白。
2023 年，新思科技与台积电基于 CoWoS 工艺合作开发了多芯片参考方法论，可在硅生命周期的各个阶段实现监控、测试、调试与修复，而不会因堆叠导致覆盖率下降或测试向量膨胀。其中一个配置利用 UCIe 接口执行硅生命周期管理（SLM）监控、测试、调试与修复，另一个则采用符合 IEEE 1838 标准的 GPIO 接口。
图 3：基于 UCIe PHY IP 的简化框图，展示新思科技–台积电演示平台的测试与修复能力](Source: Synopsys)
该项目在 2024 年底成功完成了双芯粒加中介层的流片，覆盖从预键合到现场上电及任务模式的全场景应用。
系统级测试：贴近真实运行环境
与 ATE（自动测试设备）和封装器件测试不同，系统级测试（SLT）模拟的是实际运行条件。通过将器件、外设和软件置于接近真实应用的运行环境中，企业可以将缺陷逃逸率压低到可接受的 DPPM 水平。
那些只有在高速运行、特定温度或特定软件负载下才会暴露的临界缺陷，尤其难以通过 ATE 捕获。Intel Foundry 最近开发了自有的 SLT 模块化平台，专门用于挖掘 SDE 等罕见缺陷。该平台配备了与实际系统相同的内存模块、存储设备、显卡和网络接口。
IBM 研究院的 JohnDavid Lancaster 强调，AI 加速器对可靠性和在线时间要求极高。“必须在最坏情况和高压力负载下全面验证整个硬件栈，以确保 AI 系统（芯片、板卡）不会在现场失效。因此，我们会执行最坏情况下的 LLM 推理与硬件测试，并配合完整的错误、张量结果和诊断检查，同时充分考验计算核心、内存接口和电源域。”
SLT 测试套件会通过“运行–失效分析–负载优化–筛选标准更新”的闭环不断迭代。由于制造测试时间有限，只能选择最具预测性和覆盖率最高的部分测试执行。
烧机测试与全生命周期保障
烧机（burn-in）仍然是关键测试环节，尤其在新制程导入初期。通过在高于实际使用条件的电压和温度下施加应力，可以提前剔除早期失效。晶圆级烧机技术难度较大，目前多在封装完成后进行。
新思科技的 Goriawalla 总结道：“自 AI 加速器和多芯片封装问世以来，业界越来越清楚地认识到，必须从晶圆探针一直覆盖到系统内测试，才能确保数据中心 24/7 不间断运行。AI 加速器必须在设计中加入支持现场测试与修复的功能，使测试不仅停留在制造阶段，而是贯穿芯片的完整硅生命周期。”
未来，DFT 的重要性还将持续提升：
为接口引入内建自测（BiST），并为 HBM 提供专用 BiST（含环回与通道修复） 利用 SerDes BiST 验证处理器之间的高速链路 采用功耗感知 ATPG 防止有害电源浪涌与误判失效 通过系统级测试，在数据中心部署前确保 AI 模组的稳定性与可靠性
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