夜雨聆风Science Technology
近日，由成都市电子行业协会举办的“EDA焕新：AI重塑数字芯片设计全流程技术沙龙”圆满落幕。本次活动旨在通过打通前端逻辑校验与后端物理实现的全链路闭环，寻找国产EDA的突围路径。为此，我们特邀思尔芯（S2C）与奇捷科技（EasyLogic）两大标杆企业联袂登场：由思尔芯聚焦前端验证，展示Agentic AI（智能体AI）如何从繁琐的Debug中解放工程师，确保设计“做对”；奇捷科技则深耕后端ECO，演示AI算法如何将逻辑补丁缩减99%，实现流片后的低成本“改对”，直面产业痛点，共话进阶之路。
随着芯片制程演进与集成度提升，设计规模已迈入百亿门级时代。据会上专家披露，当前验证环节已占据芯片设计工作量的60%—70%，成为制约产品上市时间的最大瓶颈。
AI破局：从“辅助问答”迈向“自主智能体”
思尔芯首席技术官孙亚强博士在分享中指出，传统的LLM（大语言模型）仅能提供问答辅助，而在芯片验证这一高复杂度场景中，Agentic AI正展现出颠覆性潜力。与传统工具不同，Agentic AI具备目标理解、自动规划、工具调用与自主迭代能力。
“验证中最痛苦的不是写代码，而是Debug（根因分析，RCA）和覆盖率收敛（Coverage Closure）。”孙博士表示。思尔芯展示的AI验证方案，能够通过Log分析、波形回溯、状态机跳转及跨模块因果推理，自动定位Bug根源；并能智能识别不可达代码，生成带约束的激励信号，将工程师从繁琐的“最后一公里”覆盖率攻坚中解放出来。
ECO革命：AI算法将补丁缩减99%，运行效率提升10倍
针对流片后的Bug修正难题，奇捷科技研发副总裁袁峰博士分享了AI在功能ECO领域的实战成果。数据显示，76%的芯片首次投片失败，而3nm工艺下的流片成本是28nm的10倍以上。
奇捷科技推出的EasylogicECO工具，利用AI算法实现了对传统流程的降维打击：其Auto Partition技术可平均缩减补丁规模超20%，最高降幅达99%；在Metal ECO场景中，仅需不到10个备用单元即可完成修复，规避时序失效、重新流片及研发延期风险；同时大幅压缩调试周期与人力成本，适配多类ECO及产品升级场景，加速芯片研发迭代。
产业激辩：AI会取代工程师吗？
在讨论环节，与会嘉宾针对“AI替代论”进行了深度剖析。大家一致认为，AI不会取代工程师，而是重塑工作模式。
“回顾90年代从原理图转向RTL设计的历程，当时的恐慌最终被生产力的飞跃所化解。”孙博士以史为鉴，“AI将接管验证中重复性的劳动，如回归测试和日志分析，让工程师更专注于创造性架构与核心决策。”
袁博士补充道：“大模型正在重构计算范式。对于工程师而言，这是‘武器升级’而非‘岗位替代’。拒绝拥抱AI的人，才可能被善用AI的人所超越。”
国产EDA的突围与挑战
尽管技术进步显著，但嘉宾们也坦承国产EDA面临的严峻挑战。国内EDA企业数量众多但资源分散，在Cadence（楷登电子）、Synopsys（新思科技）等国际巨头的全流程工具链压制下，生存与创新的平衡极为艰难。
“国际大厂已在Chip Stack等AI应用上跑在前面，”孙博士坦言，“国内企业往往将所有资源投入现有产品的维护与补全，很难分出精力去布局长远的AI创新。”面对这一结构性困境，袁博士结合自身创业经历，提出了一条务实的突围路径——“点工具单点击穿”与“逆向出海”。以奇捷科技为例，“先海外、后国内”的逆向发展路径：避开国内早期的红海价格战，率先攻坚美国、韩国等海外客户，在实现海外商业化盈利后，再回师大陆市场。这种策略，为国产点工具提供了现金流和高端客户背书。
在应对行业共性挑战方面，两位专家也达成了共识。针对中小设计团队算力有限、试错门槛高的痛点，行业正积极探索按调用次数付费或订阅制等轻量化商业模式。同时，袁博士特别强调了数据安全是EDA上云的底线，随着同态加密等技术的成熟，未来“本地私有化+云端弹性算力”的混合模式将成为主流，这也将成为国产EDA工具降低客户成本、提升服务效率的关键一环。
本次沙龙不仅展示了AI在EDA领域从“概念”走向“落地”的坚实步伐，也清晰地勾勒出一条国产工具通过“点工具突破”与“智能化弯道超车”的现实路径。正如协会秘书长贾晓钦所言：“AI不是终点，而是工具。唯有提前布局、深度融合，才能在下一轮芯片设计竞争中立于不败之地。”接下来，协会将持续发挥平台纽带作用，陆续推出相关活动与赛事。
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