AI 存储:是短期缺货,还是长期价值重估?

进入 2026 年，AI 算力投资继续向上游传导，HBM、先进封装和三大存储厂（三星、SK 海力士、美光）同时站上了产业与资本市场的聚光灯。

但在这个过程中，市场产生了一个极其危险的认知错位。很多人看到存储厂单季出现超过 70% 的营业利润率或超过 80% 的毛利率，再看看它们宣传的“10nm-class”制程，便得出了一个结论：“三星、海力士和美光本质上就像是弱化版的台积电。它们制程不如台积电先进，封装也比不过 CoWoS。现在赚这么多钱，纯粹是因为短期缺货。”

这个定性从根本上就是错的。

三大存储厂不是在做“低配版逻辑代工”，它们与台积电走在两条完全不同的科技树上。而本轮存储股的暴涨，也绝不能被简单归结为“又一次内存缺货”，它是 AI 芯片架构瓶颈转移带来的价值链重估。

AI 芯片的瓶颈，不是“算得不够快”，而是“数据送不过去”

要理解这一切，我们得先回答一个常识问题：为什么训练大模型时，GPU 会需要这么贵的内存？

想象一个极其聪明的超级大脑（GPU 的计算核心），它每秒钟能做几百亿次计算。但是，这个大脑自己没有记忆，它必须不断从远处的图书馆（传统内存）里把数据搬过来，算完再搬回去。

随着大模型参数量飙升到千亿、万亿级别，计算核心的运算速度越来越快，但“搬运数据”的道路却不够宽。于是，超级大脑只能停下来干等数据——这就是著名的“内存墙”。

传统解决办法是让搬运工跑得更快，但频率一旦推到极限，功耗就会呈指数级爆炸，芯片会因为过热而降频甚至烧毁。

HBM的思路完全不同：既然跑不快了，那我们就把路修得极宽，并且把图书馆直接搬到大脑旁边。

它不再是一颗孤立的内存芯片，而是把多层存储芯片垂直叠在一起，用成千上万条极短的通道与计算核心相连。这样一来，虽然单条通道的速度不用推到极限，但总带宽却实现了成倍跨越。

因此，AI 芯片已经不再是一颗孤立的逻辑芯片，而是由计算能力（GPU/ASIC）、存储带宽（HBM）和先进互连封装（CoWoS）共同构成的系统。这三块木板，缺了任何一块，算力都会空转。

第一章：逻辑、存储与封装是三条相交但不同的科技树

半导体制造是一门极其细分的工程艺术。我们通常说的芯片制造，其实可以分为三个完全不同的能力体系：

能力体系	主要目标	核心壁垒	代表企业
先进逻辑制造	更高计算密度、性能和能效	FinFET/GAA 结构、复杂互连、设计生态、逻辑良率	台积电、三星 Foundry、Intel Foundry
商品 DRAM / HBM	更低成本/bit、更高密度、可靠的电荷存储、更高带宽	1T1C 单元、高深宽比电容、极低漏电、冗余修复、堆叠良率	三星、SK 海力士、美光
系统级先进封装	在有限面积和功耗下连接逻辑与存储	硅中介层、RDL、微凸点/混合键合、翘曲控制与热管理、系统级良率	台积电、三星及 OSAT 封测厂等

这三类企业可能都会买 ASML 的光刻机，都会用刻蚀和沉积设备，但这绝不意味着它们的工艺可以无缝切换。

如果一家顶级逻辑 Foundry 要进入商品 DRAM，它需要另建存储单元工艺、冗余修复、测试良率和标准化销售体系；现有 3nm 逻辑工艺并不能直接转换成商品 DRAM 产线。台积电长期坚持专注晶圆代工，而三大存储厂则把数十年的工艺数据和组织能力沉淀在存储体系中。

反过来，存储厂也不能因为会做十几纳米的 DRAM，就自动拥有 3nm GPU 的代工能力和生态护城河。这不是强者与弱者的关系，而是两条经过数十年专业化演化的平行科技树。

第二章：“3nm 对十几纳米”的比较，从一开始就错了？

很多人觉得存储厂技术弱，是因为看到了一个直观的数字对比：台积电已经进入 3nm、2nm 逻辑节点，而先进 DRAM 仍使用 1c、1γ 等“10nm-class”代际命名。

这其实是拿苹果比橘子。

逻辑制程的 3nm/4nm 与 DRAM 的 1c/1γ，都不能被理解为芯片内部所有结构的真实物理尺寸。逻辑芯片的目标是把晶体管做得更快、更密、更省电；而 DRAM 的基本单元是一个晶体管加一个电容（1T1C）。

DRAM 制造的难点不仅在于把单元做小，更在于必须保证那个微小的电容能存得住足够的电荷、漏电必须极低，并且数十亿个单元的性能必须高度一致，还要以极其低廉的成本生产出来。

为了在越来越小的平面面积中保留足够的电容容量，DRAM 的电容结构不得不向纵向延伸，挖出极高深宽比的三维结构。同时，单颗内存芯片包含海量的重复单元，任何微小的工艺缺陷都会迅速放大为致命的良率和成本问题。

所以，先进 DRAM 绝对不是“低技术含量”的代名词。美光的 1γ 工艺已经明确引入了 EUV（极紫外）光刻技术，并采用了先进的高 K 金属栅极等创新。DRAM 工艺追求的是电荷保持与成本/bit 的极致平衡，评价体系与追求晶体管性能的逻辑工艺完全不同。

一个最有趣的例证是三星最新量产的 HBM4。在同一颗 HBM4 内部，负责存储数据的核心层（Core Die）采用了 1c 节点的先进 DRAM 工艺，而底部负责接口与部分逻辑功能的 Base Die 则采用了 4nm 先进逻辑工艺。这恰恰说明，两种工艺在解决完全不同的物理问题，无法互相替代。

第三章：HBM 不是一颗芯片，是一座立体化的存储系统

如果把传统内存条比作一片平房，那么 HBM 就是一栋摩天大楼。我们常听到 HBM3E 8H 或 12H，其中的 “H”通常表示堆叠了多少层 DRAM Core Die；完整产品还包含底部的 Base Die。因此，8H 不是“总共 8 层裸片”，而是 8 层存储核心再加底层接口与逻辑底座。

这栋大楼是怎么建起来的？

首先，每一层 DRAM 都必须被打穿成千上万个极其微小的垂直孔洞，这叫 TSV（硅通孔）。这绝不是普通的打孔，它需要经过高精度的高深宽比深硅刻蚀、沉积绝缘层和阻挡层，最后用铜完美填充，不能有丝毫气泡或断裂。

接着，这些硅片会被打磨得极薄，然后一层层精准对齐，通过微凸点或更先进的无凸点混合键合技术连接起来。层间还需要采用模塑底部填充、非导电薄膜等材料与工艺路线，以支撑机械结构、控制翘曲并改善热传导。

这就解释了为什么 HBM 的制造壁垒极高。它的难点不在于某一道孤立的工序，而在于乘法式良率：每一层 DRAM 必须合格，TSV 打孔、减薄、对准、键合、填充和测试也必须全部合格。层数越高，任何一个环节的微小缺陷都会让整颗价值昂贵的 HBM 直接报废。HBM 的经济价值，绝不是几片普通 DRAM 硅片单价的简单相加。

第四章：HBM不是单线跑得更快，而是把路修得更宽、更短

了解了结构，我们就明白了 HBM 高带宽的来源。

在传统的计算架构中，数据要通过主板上长长的铜线在 CPU 和内存条之间穿梭。而在 HBM 架构中，整个数据链路被极大地缩短并拓宽了。

GPU 内部的内存控制器发出指令，边缘的 PHY（物理层）将协议转化为高速电信号。紧接着，信号直接下到封装基板上的硅中介层，跑过极短的距离进入 HBM 最底层的 Base Die。Base Die 像一个本地交通枢纽，把信号通过成千上万根 TSV 垂直分发给上面各层的 DRAM 单元，完成读写后再原路返回。

这里必须划清一个容易混淆的边界：GPU 一侧的内存控制器负责全局调度，Base Die 负责接口、信号与层间分发，而各层 DRAM Core Die 内部仍保留行列寻址、感知放大、刷新等存储核心功能。因此，Base Die 的逻辑化是在增强 HBM 与计算芯片之间的协同，并不是用一层逻辑芯片替代整套 DRAM 工作机制。

HBM 的高带宽，本质上是“超宽并行接口”的胜利。与其把少数几根通道的频率推到极限（导致功耗失控），不如把通道数量直接扩展到 1024 位，甚至在最新的 HBM4 中扩展到 2048 位。在较低的单线传输速率下，HBM 获得了远超传统内存的总带宽和更低的每 bit 能耗。

HBM 控制与数据路径。Base Die 负责接口和层间分发，但不替代 DRAM Core Die 内部的寻址、感放与刷新。

这也意味着，HBM 已经变成了一个高度复杂的系统工程。客户验证 HBM 时，不是在测一片 DRAM 好不好用，而是在验证接口、热膨胀、封装良率和整套 AI 平台的协同性。这种系统级认证拉长了新产能的爬坡时间，也构成了头部厂商极强的客户粘性。

第五章：容易混淆——HBM 内部堆叠不等于 CoWoS

存储厂在做的 HBM 封装，和台积电在做的 CoWoS，根本不是一回事。

AI 芯片的制造其实经历了两级完全不同的先进封装：

图 3：两级先进封装。存储厂先完成 HBM 内部纵向堆叠，Foundry/封装厂再完成 GPU 与 HBM 的系统级横向集成。

第一级：HBM 内部的 3D 堆叠（存储厂负责）。三星、SK 海力士和美光负责把多层 DRAM 核心和 Base Die 叠成一座完整的 HBM 大楼。他们要解决的是超薄硅片处理、TSV 垂直导通、层间微小凸点互连、狭窄间隙的底部填充（Underfill）、散热翘曲控制以及整栈测试良率。

第二级：逻辑芯片与 HBM 的系统级集成（台积电等负责）。当存储厂把建好的 HBM 大楼交接后，台积电出场。台积电通过 CoWoS（Chip on Wafer on Substrate）技术，把庞大的 GPU 逻辑芯片和 4 颗、6 颗甚至 8 颗完整的 HBM 大楼，并排放在一块极其精密的硅中介层（Interposer）上，让它们之间实现超高密度的横向互连，最后再整体封装到一块大基板上。台积电要解决的是超大尺寸中介层制造、高密度横向走线、整体供电、复杂的热应力控制和系统级良率。

这两级封装虽然共享了“先进封装”的底层工具箱，但它们面对的对象、解决的物理瓶颈和承担良率责任的主体完全不同。

所以，存储厂绝不是在做“低配版的 CoWoS”，台积电也不是在替存储厂把一层层 DRAM 叠成 HBM。AI 系统需要的是“HBM 内部的纵向互连”与“逻辑和 HBM 之间的横向互连”同时成立，任何一层掉链子，都会成为整个算力产业链的瓶颈。

第六章：HBM4 的真正拐点——Base Die 正从“接口底座”走向先进逻辑化

理解了两级封装，我们就能看懂 HBM4 带来的产业地震。

在 HBM3E 及以前，Base Die 的功能与设计复杂度相对有限，部分供应商可以用自有技术完成；但到了 HBM4，外部接口从 1024 位增加到 2048 位。

接口翻倍意味着什么？意味着 Base Die 需要承载更复杂的信号路由、时钟与功耗管理、测试修复以及面向客户的功能定制。如果继续沿用较成熟的工艺，面积、功耗和集成复杂度都会显著上升。

于是，HBM4 的 Base Die 开始明确导入先进逻辑工艺。这推动三大存储厂出现不同的协作路线：

公司	已公开的 HBM4 路线	产业含义
SK 海力士	与台积电合作，Base Die 采用台积电先进逻辑工艺，并共同优化 HBM 与 CoWoS 的集成	用外部领先的逻辑制造与封装生态补强自身 HBM 优势
三星	采用自家 1c DRAM 与 4nm Logic Base Die	内部 Memory 与 Foundry 协同空间最大，但更考验跨部门执行与良率
美光	HBM4 已面向大客户进入批量生产，官方公告未披露 Base Die 具体制造路线	产品节奏已兑现，但后续逻辑底座与生态协作路线仍需持续验证

市场惊呼：Base Die 外包给台积电，是不是意味着存储厂的价值被削弱了？

辩证地看：制造环节的部分价值确实向先进逻辑代工厂转移了。但是，存储厂依然牢牢掌握着最难复制的 DRAM 核心层、堆叠工艺、整栈良率、热管理以及与客户的共同认证。更重要的是，引入先进逻辑 Base Die 后，整颗 HBM 的带宽、能效和定制化价值大幅提升，产品总价值池很可能是扩大的。

长期来看，真正值得关注的不是“谁抢走了谁的几块钱代工费”，而是 HBM 正在从一个标准化的存储零部件，演变成与 GPU 深度协同的定制化系统部件。

第七章：为什么三大存储厂不是“弱化版台积电”——它们各自掌握着什么稀缺能力？

三大存储厂的护城河，在于先进 DRAM 单元工艺、极致的成本/bit 控制、数十亿单元的量产良率、KGD（已知良好裸片）筛选、TSV 与多层堆叠良率、热管理以及大规模可靠交付能力。

台积电的护城河，在于先进逻辑晶体管结构、庞大的设计生态、逻辑良率以及将 GPU 与 HBM 完美结合的 CoWoS 系统级封装。

两者不是强弱之分，而是互相依赖。

甚至三大存储厂之间也不能简单等同：

公司	当前产业位置	主要优势	需要警惕的变量
SK 海力士	HBM 暴露度和业务纯度较高的领跑者	产品节奏、堆叠工艺、关键客户协同	对 AI 需求持续性和产品代际领先更敏感
美光	存储业务纯度高、HBM 份额快速提升	先进 DRAM 节点、上行周期利润弹性	峰值毛利率容易制造静态估值错觉
三星	Memory、Foundry、封装与终端并存的综合体	HBM4 内部协同空间与全产业链上限	业务纯度较低，执行与良率兑现节奏更复杂

第八章：把长鑫放进这张地图——国产 DRAM 到了哪里？

在这个全球技术版图中，国产 DRAM 龙头长鑫存储走到了哪里？

我们必须建立一个三层可用性框架：第一层是实验室与产品样品能够跑通；第二层是产品能够进入真实终端并形成商业供货；第三层才是在功耗、面积、良率、可靠性、认证和供货规模上全面达到国际顶级水平。

根据长鑫官方信息，其产品线已覆盖 DDR4、DDR5、LPDDR4X、LPDDR5 和 LPDDR5X。其中，LPDDR5X 的最高标称速率已达到 10,667Mbps 。

这至少说明长鑫已经跨过单纯实验室展示阶段，进入主流商品 DRAM 的公开产品与商业化竞争牌桌，这是重要的战略性突破。但其在不同终端场景中的供货规模、客户渗透率与量产经济性，仍需结合持续出货和客户认证来判断。

但是，标称接口速率追平，不等于裸片面积、每 bit 功耗、极限温度表现、批次一致性以及严苛的服务器/车规认证全面同级。

更关键的是，从通用 DRAM 跨越到 HBM，绝不是“加一道封装工序”那么简单。它同时要求顶级的 DRAM 核心层、极高良率的 TSV 多层堆叠、复杂的整栈测试以及 AI 芯片大厂的系统级认证。目前，尚无公开官方证据表明长鑫已经拥有可与三大厂大规模商业竞争的同代 HBM 产品。国产 HBM 的突围，仍是一场需要耐心和巨额投入的持久战。

第九章：本轮存储上涨究竟是什么——短期缺货，还是长期价值重估？

技术分析最终要服务于投资判断。当前存储股极高的利润率和股价涨幅，究竟是怎么来的？

本轮行情不是“短期缺货”和“结构成长”二选一，而是结构性 AI 需求制造了一轮更长、更陡的周期性短缺。

这台推高利润的机器有两个发动机：

结构发动机：价值重估

AI 大模型对带宽的渴求，让 HBM 需求快速增长。由于 HBM 制造复杂、良率门槛高、客户认证周期长，至少部分供应商已经开始通过多年期战略客户协议提高未来供货的可见度，美光在最新业绩中就特别强调了这一变化。HBM 仍有商品属性，但正在呈现更强的客户协同、平台认证和代际定制特征，这有望抬高存储厂的长期利润中枢。

周期发动机：产能挤出效应

HBM 不仅贵，而且极度“吞噬”产能。同样一片硅晶圆，用来做 HBM，产出的有效存储容量远少于做普通 DRAM，而且还会占用大量工程资源。TrendForce 预计，到 2027 年底，三大厂用于 HBM 的晶圆投入占比将达到 30%，但其提供的有效 bit 供给占比仅有 13% 。

这意味着，AI 需求越旺盛，HBM 投片越多，留给普通电脑和手机内存（DRAM）的产能就越少。于是，市场形成了一个奇特的“双重涨价链”：HBM 自身供不应求维持高溢价，同时被动挤压普通 DRAM 产能，导致普通内存价格也跟着暴涨。

结构性 AI 需求如何放大存储周期。供给反应被建厂、良率和客户认证延缓，但不会永久消失。

第十章：高景气不会永远持续

但是，如果你因为美光 84.9% 的毛利率或 SK 海力士 72% 的营业利润率，就用静态市盈率得出“存储股极其便宜，从此告别周期”的结论，那就大错特错了。

当前极高的利润率，是资源极度短缺时期的“峰值利润”，而不是成熟制造业的“稳态利润”。更关键的是，HBM 溢价也不是一个永远不变的常数。TrendForce 指出，在普通 DDR5 价格大幅上升后，2026 年第一季度部分高容量 DDR5 RDIMM 的单晶圆收入已经超过 HBM 。这提醒投资者：HBM 的结构性价值来自带宽、制造复杂度和客户认证，但它与普通 DRAM 之间的相对经济性仍会随价格、良率和产品组合变化。

只要利润足够丰厚，资本最终就会追逐稀缺产能。SK 海力士公布了总规模 1,100 万亿韩元的跨区域、长周期投资蓝图，三星与美光也在扩建先进节点和 HBM 相关产能。需要强调的是，这一数字不是单年度资本开支，也不等于短期全部转化为设备与有效 bit 供给。建厂、安装设备、爬升良率和完成客户认证都需要时间，因此短中期供给仍然受限；但供给反应只是被延后，并没有被取消。

同时，需求端也高度依赖云厂商的 AI 资本开支。如果大模型的商业化收入无法覆盖庞大的基础设施投资，云厂商放缓采购，那些所谓的“长期协议”也可能面临重新谈判的风险。

更合理的估值方法不是直接拿当前利润乘一个静态市盈率，而是把利润拆成四层：

利润层	主要来源	可持续性	估值处理
商品 DRAM/NAND 中周期利润	正常供需、成本/bit 与份额	周期性强，但可用长期均值估算	以中周期价格与正常利润率为基础
HBM 结构性利润	带宽价值、堆叠良率、客户认证与定制协同	高于普通 DRAM，但会随竞争和良率收敛	可给予更高权重，但不能假设永久垄断
短缺租金	现货紧缺、客户抢货、产能挤出	最不可持续	原则上不应永久化，情景估值中逐步归零
扩产后的折旧与资本成本	新晶圆厂、先进封装线与设备投入	将在未来数年持续体现	必须从正常化利润中扣除

普通 DRAM 最终会回到更正常的价格和利润率；HBM 有望保留一部分技术壁垒带来的结构性溢价；而扩产形成的折旧与资本成本，则会在未来几年侵蚀利润。真正应该估算的是缺货结束后的中周期盈利能力，而不是把今天的报表数字简单外推。

基准情景是：高景气延续—供给逐步释放—普通 DRAM 价格率先正常化—HBM 保留部分溢价—行业利润回落，但中枢高于上一轮周期。

第十一章：跟踪拐点——比“预测顶部”更重要

投资不靠算命，靠的是跟踪指标。在未来 2—6 个季度，与其盯着新闻标题，不如紧盯以下五个验证指标：

观察指标	多头延续信号（继续持有）	反转警报（准备撤退）
合约价与现货价	现货溢价稳定，合约价继续环比上行	现货价先跌且持续，合约价环比涨幅转负
库存与交期	客户库存低，交期长，预付款增加	厂商和渠道库存同时上升，客户取消订单
HBM 晶圆投入与产出	晶圆占比增长远快于 bit 供给增长（挤出效应持续）	良率大幅突破叠加新厂集中投产，稀缺性下降
AI 资本开支回报	云厂商 AI 收入与推理需求强劲，支撑 GPU 出货	资本开支增长显著超过相关收入，算力利用率下降
产品代际与份额	HBM4/4E 按期量产并获得关键平台认证	代际延迟，良率不足，份额向竞争对手转移

记住，价格下跌本身未必立即摧毁长期的结构性逻辑；真正的破局点，是 HBM 的系统价值、客户粘性或终端 AI 需求被证伪。

AI 时代的赢家，不是“谁能做最小纳米”，而是谁控制了关键良率

“3nm”这样的数字总是最容易传播的，但半导体产业真正的价值，往往藏在那些难以被一句话概括的工程细节里。

HBM 不是一次普通内存涨价的包装，也不是让存储厂变成“永续成长股”的魔法。它真正改变的，是 DRAM 在 AI 系统中的战略位置：从一个提供容量的标准化零件，变成了决定系统吞吐带宽的定制化瓶颈。

在这个新时代，台积电控制着逻辑晶体管和 CoWoS 系统集成的良率，三大存储厂控制着 DRAM 单元、TSV 堆叠和整栈测试的良率。它们各自守住了不可替代的阵地，共同支撑起 AI 算力的狂飙。

由这种战略地位提升带来的利润中枢抬升，值得市场给予重估；但由短期产能挤出放大的峰值利润，投资者仍需保持清醒，按周期资产的纪律打上折扣。