Rapidus联手Cadence:AI从助手走进2nm设计流程

生成一段 RTL、解释一份 log、给出几条优化建议，已经算不上新鲜事。难题在后面：让 AI 进入先进节点 SoC 的设计闭环。它要读懂目标，调用不同 EDA 工具，处理约束冲突，判断结果是否收敛，还得在 sign-off 之前把每一次改动交代清楚。

7 月 16 日，Rapidus 与 Cadence 宣布合作，将 Cadence InnoStack AI Super Agent 集成进 Rapidus 的 AI-Agentic Design Solution，也就是 Raads。双方给出的目标很直接：面向先进节点 SoC，把 agentic AI 用到从早期架构探索、实现到 sign-off 的关键工作流中；Rapidus 希望设计周转时间最高改善 2 倍。

这还不是客户量产验证的结果，更接近一张路线图。可路线图本身值得看：agentic EDA 已经明确碰上 2nm、PDK、晶圆厂和制造反馈这些硬约束。

先把产品关系说清楚

这次合作的两个核心名词是 Raads 和 InnoStack。

Raads 属于 Rapidus。它被放进 Rapidus 的设计—制造一体化叙事中，承担 AI 辅助或智能体化设计的角色。此次发布中，Rapidus 还增加了 Raads Navigator 和 Raads Indicator，公开口径是加强质量保证，并帮助设计者处理设计问题。

InnoStack 属于 Cadence，定位是数字实现与 sign-off 的 AI Super Agent。它覆盖综合、布局布线、sign-off 分析与 ECO 执行，可围绕约束、floorplan、时序、功耗和面积目标运行并行探索，寻找更快的收敛路径。

Cadence 的 AI 工具体系比 InnoStack 更大。ChipStack 面向数字 RTL 与验证，ViraStack 面向定制和模拟设计，AgentStack 承担更上层的智能体编排，底层还有 JedAI 数据与 AI 平台，以及 Cerebrus、Verisium、Virtuoso Studio 等已经积累多年的优化与工程工具。可这次联合发布明确宣布的是 InnoStack 接入 Raads，不能顺手扩大成所有工具都已经和 Rapidus 完成直接集成。

从参数优化到流程执行，中间隔着什么

早期 AI EDA 更多是在边界清楚的任务里寻找更好的参数：给定设计、工具和评价指标，模型反复试验，挑出较好的 PPA 结果。智能体又向前走了一层。它不仅给参数，还要判断当前处在哪个阶段、缺什么输入、该调用哪套工具、失败后回到哪里。

麻烦也跟着来了。先是上下文错误。智能体如果拿错 PDK 版本、约束文件或 IP 视图，后面的自动化越快，返工可能越大。再是权限过宽。能够改 floorplan、约束或 ECO 的 agent，必须有明确的操作范围、审批点和回滚机制。评价偏差同样危险：奖励如果只盯时序或面积，系统可能牺牲功耗、可靠性和可制造性，把问题推到更晚的签核阶段。

先进节点里的“自主”不会是一根从低到高的直线。更现实的做法是分层放权：低风险试验可以自动并行，跨模块修改需要工程师确认，关键约束和 sign-off 继续由人负责。真正可用的系统，往往不是最敢自动执行的那个，而是最清楚什么时候必须停下来的那个。

2nm 为什么是困难模式

在普通软件任务里，AI 写错一段代码，往往可以靠测试、回滚和快速迭代补救。先进节点芯片设计没有这么轻松。

进入 2nm 级设计，晶体管结构、互连、功耗密度、时序裕量、工艺波动和可靠性约束彼此缠在一起。前端的一处微小改动，可能在后端变成拥塞、压降、时序违例或版图规则问题；为修一个角落做的 ECO，也可能碰坏另一个角落。工具给出一个“更优”解，并不代表设计已经可签核，更不代表硅后结果必然符合预期。

先进节点需要的是一套能在约束内运行的工程系统。它得理解设计意图，把任务交给正确工具，读回每轮结果并决定下一步，还要保留可追溯的决策链。关键约束、异常处置和 sign-off 仍由人控制。

InnoStack 的位置就在这里。它站在综合、布局布线和签核引擎之上，编排试验、比较 QoR、处理依赖关系并推动收敛。底层的确定性工具并没有消失。AI 可以扩大搜索空间，物理规则不会因此让路。

真正的变化在晶圆厂—设计接口

过去两年，AI for EDA 的很多演示集中在单点任务：代码生成、脚本生成、log 归因、参数优化、测试分流。这些能力有用，但通常停留在设计团队内部。

Rapidus 与 Cadence 的合作往前走了一步。Raads 被放在晶圆厂侧，InnoStack 来自 EDA 侧，两者要共同服务 Rapidus 的先进节点流程。智能体开始靠近 PDK、工艺规则、签核标准以及制造数据能够返回设计端的接口。

Rapidus 自己采用 DMCO，也就是 Design-Manufacturing Co-Optimization 的说法，强调设计与制造之间持续迭代。业内更熟悉的 DTCO 也是相近语境：器件、工艺与设计规则不能各自优化，必须提前协同。agentic AI 在这里最可能发挥作用的地方，是加速跨层反馈，而不是凭空生成一个2nm 芯片。

例如，当 PDK 或规则更新后，哪些模块需要重新评估？一轮实现结果暴露出拥塞和时序冲突后，应该先改 floorplan、约束还是综合策略？多次试验产生的大量数据，哪些经验可以迁移到下一版设计？这些问题原本依赖资深工程师在多个工具和团队之间来回传递。智能体如果能读到足够完整的上下文，并在权限边界内调用工具，确实可能减少等待和重复劳动。

真正可落地的 AI+EDA，也很难只靠一个聊天窗口。专业模型、企业知识、设计流程和权限审计得进入同一条研发链路。智语芯、IC 智能知识库与 Flow Builder 这类能力，也要在工具调用、过程留痕和人工 review 节点里兑现，停在问答演示里没有意义。

Rapidus 为什么比别人更需要这条路

Rapidus 的压力非常具体。其 IIM-1 试验线已于 2025 年 4 月启动，2025 年 7 月公布 2nm GAA 晶体管原型取得电气特性，量产目标指向 2027 年。与此同时，PDK、IP、EDA 认证、客户设计导入、良率与可靠性都要继续推进。

对一家试图重返先进逻辑制造前沿的新晶圆厂而言，只有工艺节点还不够。客户需要一套能用的设计生态，也需要判断从设计开始到拿到芯片究竟要多久。Rapidus 把短 TAT 放在商业模式中心，Raads 和 AI-native foundry 因而不只是技术标签，也是差异化竞争的一部分。

Cadence 则需要真实的先进节点环境来证明超级智能体不是封闭演示。InnoStack 在今年 4 月仍被描述为与开发合作伙伴开展早期合作。进入 Rapidus 的 Raads，使它开始面对一条包含 PDK、实现、sign-off 和晶圆厂目标的工程链。

双方的利益交点很清楚。Rapidus 想缩短客户导入与设计收敛时间，Cadence 想让 agentic AI 进入真实 foundry 生态。合作如果推进顺利，收益不会只出现在某一步的运行时间里，设计、工具与制造团队之间的排队也可能变短。

谁会先吃到效率红利

最先受益的未必是从零设计整颗 SoC 的团队，反倒可能是 CAD、后端实现和方法学团队。它们掌握工具脚本、算力队列、参考 flow、签核规则和历史问题库，也最清楚一轮失败究竟卡在工具、数据还是组织协同。智能体接入这些资产后，重复试验、结果汇总和问题分派更容易形成闭环。

中小设计团队也可能受益。先进节点的门槛不只来自授权费和算力，还有稀缺的工程经验。如果晶圆厂与 EDA 厂商能把部分经验固化进经过验证的 flow，团队导入新工艺时会少走一些弯路。不过，经验固化不等于经验免费。数据如何授权、模型能否跨客户迁移、哪些知识属于晶圆厂或 EDA 厂商，都会成为新的商业边界。

IP 供应商与设计服务公司也会被卷进来。智能体如果要从架构一路推进到 sign-off，就必须识别 IP 版本、视图、约束和适用条件。任何缺失或不一致，都可能让自动化在后段付出更高代价。所谓端到端，最后拼的常常是最不体面的基础工作：命名、版本、接口、权限和责任人。

“最高 2 倍”要怎么看

发布稿里最醒目的数字，是设计 TAT 最高改善 2 倍。这个数字目前应当被视为目标，不是结果。

TAT 的基线可以差很多。它可能指单个模块的实现收敛，也可能指从架构探索到 sign-off 的更长周期；可能只计算机器运行时间，也可能把工程师等待、调参和跨团队沟通算进去。项目复杂度、计算资源、PDK 版本、初始约束质量和团队经验，都会影响最终结果。

真正有说服力的证据至少包括：明确的任务边界和传统流程基线；同一设计、同一工艺条件下的 A/B 对照；PPA、DRC、LVS、STA 等质量结果没有因提速而退步；关键步骤保留人工 review；最好再有客户 tape-out 或硅后结果。

在这些证据出现前，“2 倍”适合放在观察清单里，不适合写进成绩单。

接下来盯住三件事

先看 PDK 与生态成熟度。Rapidus 已公开推进面向早期客户的 2nm PDK，但 PDK 是否稳定、IP 是否齐全、工具认证是否覆盖关键流程，决定了 AI 拿到的规则与数据是否可靠。

再看集成深度。Raads Navigator、Raads Indicator 与 InnoStack 共享哪些上下文，智能体能执行到哪一步，异常如何回退，企业数据如何隔离，这些细节比AI-native更能判断产品是否可用。

最后看客户闭环。等客户设计导入、tape-out、sign-off 或硅后反馈案例出现，外界才有条件判断 TAT 改善来自工具运行、流程编排，还是组织协同。量产良率是另一道更长的考题，设计端的效率口径代替不了它。

写在最后

agentic EDA 正在越过“会不会生成”的阶段，进入“能不能在工程约束下持续执行”的阶段。Rapidus 与 Cadence 把这场实验推进到 2nm 级 SoC 与晶圆厂协同，意味着 AI 开始接触最难伪装的部分：PDK、物理实现、sign-off、制造反馈和责任边界。

这条路不会因为一场发布会就走通。也正因为如此，它比又一个代码助手更值得跟踪。下一阶段的胜负，不看智能体说得多像工程师，而看它能否在真实流程里留下可复查的结果，并最终随客户设计走到 tape-out。