AI驱动的半导体技术路线图思考-从摩尔定律到系统级扩展(2026—2035)

n 摘要

AI正在把半导体技术竞争的基本单位，从单一晶体管节点提升到“晶体管—存储—封装—互连—供电与散热—软件工具链”的系统。摩尔定律仍然重要，但其兑现方式已经发生变化：前沿逻辑继续通过GAA、背面供电和High-NA EUV改善密度与能效；HBM、混合键合、Chiplet与先进封装把可用带宽和系统规模推向新的数量级；EDA中的生成式AI和智能代理开始压缩设计空间探索与验证周期。因而，2026—2035年的主线不是摩尔定律“失效”，而是从二维等比例缩放转向跨层级、跨芯粒和跨机架的系统级扩展。

需求侧仍然强劲。SIA统计显示，2025年全球半导体销售额达到7917亿美元，同比增长25.6%，其中逻辑和存储分别达到3019亿和2231亿美元。^[1]2026年第二季度销售额又达到4033亿美元，反映AI基础设施仍是主要增量来源之一。^[2]

但增长同时制造了更严格的系统约束。SIA与Deloitte的研究估算，半导体可占领先AI服务器机架内容价值的95%以上，并可能占AI数据中心资本开支的一半以上；IEA则预计全球数据中心用电量将从2024年的约415TWh升至2030年的约945TWh。^[3][4]这意味着下一代路线图必须同时回答算力、带宽、能效、良率、供电、散热和总体拥有成本，而不能只回答“下一节点是什么”。

n核心判断：

•第一，2026—2027年决定竞争力的不是最激进的器件概念，而是GAA、背面供电、HBM4、2.5D/3D封装和高速互连能否稳定量产。

•第二，2028—2029年将出现更强的系统协同：先进节点、HBM4E、超大中介层/晶圆级系统、CPO和开放互连标准开始共同塑造机架级产品。

•第三，2030—2031年可能成为真正的三维集成拐点，混合键合间距、热设计、供电和已知良品芯粒将比名义节点更能决定系统经济性。

•第四，2032—2035年的CFET、顺序/单片3D、光I/O和晶圆级系统具有高潜力，也具有高不确定性，应以工艺模块和试验线能力管理，而不应写成确定交付日期。

•第五，AI既是需求引擎，也是研发与制造工具。能够建立数据闭环、验证闭环和知识闭环的组织，会比单纯购买算力或EDA席位的组织获得更持久的优势。

n从摩尔定律到系统级扩展

经典摩尔定律描述的是可经济集成到芯片上的晶体管数量随时间大致翻倍。它从来不是自然定律，而是由器件、光刻、材料、设计方法、资本投入和市场需求共同推动的产业节奏。过去几十年，这种节奏主要通过平面晶体管到FinFET的结构演进、光刻波长与多重图形化、互连材料和设计规则协同来兑现。进入AI时代后，晶体管数量仍然增加，但有效算力的增长越来越依赖“数据是否能以足够低的能耗抵达计算单元”。

以大模型训练与推理为例，性能瓶颈可能出现在矩阵计算，也可能出现在HBM容量、内存带宽、芯片间互连、网络拥塞、机架功率密度或散热。单颗加速器的峰值算力如果不能被高带宽存储和网络持续喂满，就无法转化为客户实际吞吐。因此，本报告把摩尔定律扩展为三条并行曲线：第一条是晶体管缩放，第二条是封装与存储缩放，第三条是系统与软件缩放。三条曲线相互制约，任何一条落后都会形成新的“阿姆达尔瓶颈”。

图1　器件结构由平面/FinFET向GAA、背面供电与CFET演进的概念示意　示意图，不代表具体企业量产结构

IEEE IRDS把逻辑器件、互连、集成密度与功耗性能面积成本（PPAC）放在同一技术评估框架中。^[7]这与领先晶圆厂的公开路线一致：TSMC围绕N2、A16、A14和后续A13推进GAA、背面供电与设计协同；Intel 18A把RibbonFET与PowerVia结合；Samsung则把GAA延伸到2nm平台，并公开了带背面供电的SF2Z路线。^[8][10][13]

技术判断　2026—2030年，先进逻辑的核心不是“谁最先说出更小的纳米数”，而是谁能把器件、供电、互连、SRAM、设计生态与良率协同成可重复的量产平台。名义节点只能作为入口指标，不能作为路线图的唯一坐标。

n 三条缩放曲线

缩放曲线	主要手段	2026—2030关键指标	2030年代挑战
晶体管缩放	GAA、背面供电、High-NA EUV、新材料	PPA、标准单元高度、SRAM密度、良率	CFET、单片3D、接触与热耦合
封装/存储缩放	HBM4/4E、2.5D、SoIC/混合键合、Chiplet	带宽/瓦、互连密度、封装良率、热阻	超大封装、晶圆级系统、可修复性
系统/软件缩放	机架级设计、CPO、开放互连、AI EDA	训练/推理吞吐、token成本、利用率	跨域协同、验证责任与系统可靠性

数据与产业约束—需求繁荣背后的功耗、资本与周期

图2　2025年全球半导体销售结构

2025年的7917亿美元市场规模说明AI相关投资已经从单一加速器外溢到逻辑、存储、模拟、电源管理与连接。逻辑和存储合计约占当年销售额的三分之二，而先进封装、晶圆制造设备和数据中心网络又进一步放大了资本需求。^[1]SIA与Deloitte的研究进一步估算，芯片可能占领先AI服务器机架内容价值的95%以上；在2023—2030年累计4万亿美元的AI数据中心投资情景中，半导体和硬件可占到2.8万亿美元。^[3]

这些数字的意义不在于给出唯一市场预测，而在于揭示价值链重心：AI基础设施把更多价值压缩到少数高复杂度芯片、HBM、先进封装与网络部件上。价值集中会带来高毛利机会，也会带来产能锁定、客户集中、良率爬坡和库存周期的放大。路线图必须同时设计增长情景与回撤情景，尤其不能把短期订单强度直接外推到十年。

图3　全球300mm前道设备支出增速预测

SEMI预计2026年300mm前道设备支出约1420亿美元，同比增长25%，并在2027—2029年继续增长，但2030年可能出现9%的回调。^[5]另一项SEMI预测把全部半导体设备销售额放在2025年1330亿美元、2026年1450亿美元、2027年1560亿美元。^[6]两组预测共同提示：AI资本开支将支撑先进逻辑与存储扩产，但设备行业仍然具有明显的领先性与周期性。

图4　全球数据中心用电需求的IEA基准情景

IEA预计2030年全球数据中心用电约945TWh，占全球用电量约3%，到2035年基准情景约1200TWh。加速服务器用电增长速度更快，可能贡献2024—2030年数据中心新增用电的近一半。^[4]因此，系统级北极星不能是峰值FLOPS，而应是单位电力、单位资本、单位时间内交付的有效工作量。

北极星指标建议　面向AI系统的顶层指标可定义为：在给定功率、成本、可用性与供应风险约束下的有效训练/推理吞吐。下层指标再分解为性能/瓦、带宽/瓦、互连利用率、良率、机架功率密度、token成本和交付周期。

n 底层器件与制造-GAA、背面供电、High-NA EUV与CFET

1 GAA与背面供电：2026—2029的量产主轴

GAA把栅极对沟道的包围从FinFET的三面控制提升为更完整的环绕控制，有利于在更小栅长下抑制漏电，并提供纳米片宽度等新的设计自由度。背面供电则把电源网络从信号互连一侧转移到晶圆背面，减少电源与信号在正面金属层的竞争。两者叠加，可改善标准单元布线、IR drop和能效，但会增加晶圆减薄、背面对准、供电通孔、热机械应力和失效分析复杂度。

Intel称18A结合RibbonFET与PowerVia，相对Intel 3可实现最高18%的同功耗性能提升、38%的同性能功耗降低和30%的芯片密度提升；这些数字是企业在特定条件下的技术主张，不宜直接横向类比其他节点。^[10]Intel在2026年VLSI Symposium披露18A已于2025年进入生产，18A-P在2026年6月进入风险生产。^[11]

TSMC于2026年公开A13，定位为从A14直接缩小的延伸节点，并称可在设计规则后向兼容的情况下节省约6%面积。其公开路线还包括N2U、A14/A13以及更高密度的SoIC和CoWoS平台。^[8]Samsung公开路线则以SF2系列延伸GAA，并将带背面供电的SF2Z与计划于2027年量产的SF1.4作为后续锚点。^[13]

2 High-NA EUV：从分辨率工具到制造系统

High-NA EUV通过提高数值孔径获得更高分辨率，有望减少部分多重图形化步骤，但它不是简单替换光刻机。更小曝光视场会影响版图拼接和芯片尺寸，光罩、光刻胶、检测、计量、计算光刻与工艺控制必须同步成熟。其价值取决于单层成本、缺陷率、产能和设计自由度的综合平衡。

ASML在2026年7月披露，Intel已在一款18A量产产品的选定层上采用High-NA EUV，并称相关层良率与NXE平台相当。^[14]这代表High-NA从实验曝光迈向生产准备的重要里程碑，但并不意味着所有先进层都会立即迁移。

3 CFET：2030年代的密度延续选项

CFET把互补的n型和p型器件垂直堆叠，理论上可显著缩短标准单元的横向距离，并把晶体管层本身推进到三维。它与简单的芯片堆叠不同：堆叠发生在器件或极细工艺层级，必须同时解决上下层器件形成顺序、热预算、接触电阻、对准、应力、局部互连和测试。CFET是否在2030年前后进入高量产，不仅取决于器件可行性，还取决于其相对更成熟GAA+背面供电+设计优化的经济增益。

技术	主要价值	主要难点	路线图定位
GAA nanosheet	静电控制、PPA、可调纳米片宽度	变异性、接触、工艺窗口	2026—2028量产主轴
背面供电	缓解布线拥塞、降低电压降	背面工艺、对准、热与可靠性	2026—2029平台分化点
High-NA EUV	提高分辨率、减少部分多重曝光	半场曝光、光罩、胶、检测和成本	选择性导入
CFET	垂直堆叠n/p器件、延续密度	热预算、接触、对准、良率与测试	2030年前后至2030年代情景

n 存储与封装-HBM、Chiplet、混合键合成为第二条缩放曲线

AI负载把存储从容量部件变成系统性能部件。HBM通过多个DRAM裸片垂直堆叠并以宽I/O连接到逻辑芯片，大幅提升带宽和带宽/瓦；代价是更多TSV、更复杂堆叠、更高热耦合和更严格的封装良率。进入HBM4/4E后，基底逻辑、定制接口、堆叠高度与散热将进一步成为竞争焦点。

SK hynix披露其HBM4已在2026年第二季度开始量产出货，并在同年上半年完成HBM4E样品；其12层HBM4E样品称可达到16Gbps/pin，并降低热阻。^[18]Micron则披露36GB 12层HBM4已在2026年第一季度面向NVIDIA Vera Rubin开始批量出货。^[19]这些进展表明，HBM路线正在由“代际发布”转向与GPU平台和封装产能同步爬坡。

先进封装的价值则在于把大芯片拆分为可复用芯粒，并通过中介层、桥接或混合键合重新构成系统。拆分可提升掩模尺寸之外的扩展能力，也有利于将计算、I/O、模拟和缓存放在不同工艺节点；但拆分只有在芯粒接口、已知良品、封装协同设计、测试覆盖和供应责任清晰时才产生经济价值。否则，系统只是把单芯片良率问题转化为封装良率与供应链协调问题。

图5　从晶圆制造、先进封装到机架级系统的连续扩展　概念示意

TSMC披露5.5倍光罩尺寸的CoWoS平台于2025年完成认证并计划在2026年量产；2026年技术论坛又提出2028年约14倍光罩尺寸、可集成约10颗大型计算芯片和20颗HBM堆栈的CoWoS，以及2029年更大尺寸SoW-X。^[9]Intel的先进封装路线包括EMIB、Foveros Direct 3D混合键合、增加TSV供电通道的EMIB-T，以及面向2027年生产准备的Foveros-R。^[12]

关键转变　未来封装竞争不只是“能否把更多芯片放在一起”，而是能否在大尺寸封装上同时维持电源完整性、信号完整性、热梯度、翘曲控制、测试覆盖、返修策略与可接受成本。封装厂、晶圆厂、HBM厂、基板厂与系统厂之间的边界将继续重构。

n 存储与封装的量化指标

指标	为什么重要	建议观察方式
HBM带宽/瓦	决定计算单元能否被持续供数	按系统实测而非只看pin速率
封装互连密度	影响芯粒分解粒度和延迟	凸点/混合键合间距、I/O/mm²
封装良率	多个昂贵裸片组合会放大损失	分解为裸片、键合、基板、系统测试良率
热阻与热点	HBM和计算芯片相互耦合	稳态/瞬态温升、降频和冷却成本
已知良品覆盖	决定Chiplet经济性	测试覆盖率、误判率与可追溯性

n 算力平台与网络-从单芯片指标转向机架级系统

AI加速器的竞争正在从GPU微架构扩展到CPU、GPU、交换芯片、DPU、HBM、光互连、机架供电和冷却的联合设计。硬件路线的真实交付单位越来越像一个可部署、可运维的AI工厂，而不是一颗孤立芯片。平台厂商因此以更短节奏发布整机架路线，并通过软件栈、互连协议和参考架构控制系统价值。

NVIDIA在2026年披露Vera Rubin进入全面生产爬坡，平台采用跨六类芯片的协同设计。其公开技术资料称Rubin GPU配备288GB HBM4、22TB/s内存带宽，并面向agentic AI提高单位能耗吞吐；这些指标属于NVIDIA平台口径。^[15][16]NVIDIA公开路线将Rubin延伸至2026—2027，并把Feynman架构指向2028年前后，但企业也明确提示路线可能变化。

AMD在2026年发布MI400/Helios平台，并把MI500和MI600分别放到2027与2028路线。AMD称MI455X提供432GB HBM4和23.3TB/s带宽；72 GPU Helios机架合计约31TB HBM4、1.67PB/s聚合带宽和2.9 exaFLOPS MXFP4理论算力。^[17]这些数字不能与其他平台脱离精度、软件栈、网络拓扑和利用率直接比较，但显示行业正在以年度节奏推进机架级协同。

网络侧的开放标准也在追赶系统规模。UCIe 3.0把芯粒互连速率提升到64GT/s，并延伸管理能力；UALink 200G 1.0定义200G/lane并面向最多1024个加速器的扩展，其商业部署目标指向2026—2027。开放标准能降低生态锁定并提升芯粒复用，但只有在物理层、管理、安全、验证和供应链责任共同成熟后，才能真正替代定制接口。

UCIe与UALink分别覆盖封装内芯粒互连和系统级加速器互连，两者与CPO、以太网/InfiniBand并非简单替代关系，而会在不同距离、能耗和管理域上共存。^[22][23]

平台层级	主要瓶颈	代表路线	核心评价指标
芯片内	数据搬运、SRAM/缓存、供电	先进节点、专用数据通路	有效利用率、性能/瓦
封装内	HBM与芯粒带宽、热耦合	CoWoS/SoIC、EMIB/Foveros、UCIe	带宽/瓦、延迟、封装良率
机架内	GPU互连、交换、供电和冷却	NVLink/UALink、铜/光互连	双向带宽、拥塞、可用性
数据中心	网络拓扑、电力、调度	以太网/InfiniBand、CPO、集群软件	任务完成时间、token成本、PUE

n AI原生EDA与制造-研发闭环成为新的生产率来源

图6　AI贯穿设计、制造、测试和系统反馈的闭环　概念示意

AI对半导体产业的第二重作用是改变研发和制造方式。它可以在需求分解、代码与脚本生成、设计空间探索、验证用例生成、故障定位、设备预测维护、缺陷分类和工艺窗口优化中提供辅助。真正的门槛不是模型是否会生成内容，而是数据是否可追溯、约束是否正确、结果是否经过签核、错误是否能回流到下一轮。

Synopsys提出AgentEngineer从单步骤辅助向多智能体、自适应流程优化乃至自治决策演进的分级愿景。^[20]Cadence在2026年发布其所谓Level-5自治虚拟工程师，并披露在NVIDIA场景中把一个典型五周验证循环压缩到一天以内；该结果是企业联合披露的案例，不代表所有项目都能复现。^[21]

在制造侧，良率学习的价值往往高于单次预测准确率。一个模型如果能识别异常却无法给出批次、设备、配方、量测和处置记录之间的证据链，就很难进入量产闭环。相反，把MES、FDC、APC、缺陷图像、设备日志、材料批次和产品测试数据连接起来，即使从简单规则与统计模型起步，也能建立可审计的改进机制。

AI原生组织的定义　关键知识有出处，关键数据有权限，关键输出可验证，关键结论有人签核。模型负责扩大搜索和生成能力，工程师负责约束、证据、风险与最终责任。

n 建议的AI闭环成熟度

级别	能力	典型场景	治理要求
L1 检索辅助	查规范、查历史、总结文档	知识助手	来源链接、权限控制
L2 单步生成	脚本、用例、报告草稿	EDA/测试自动化	人工复核、版本记录
L3 多步骤代理	跨工具执行并回读结果	设计空间探索、故障定位	沙箱、预算、回滚、审计
L4 闭环优化	根据量测持续调参	APC、设备维护、调度	硬约束、异常停机、责任人
L5 有限自治	在明确边界内自主决策	成熟流程的局部自治	独立验证、安全与合规评审

n 龙头企业技术路线对照

下表不是企业排名，也不是对未来交付的背书，而是把截至2026年8月的公开技术锚点放在同一系统框架中。由于各企业指标、测试条件和发布时间不同，表中内容适合判断方向与依赖关系，不适合直接做“谁领先几代”的机械比较。

环节	代表主体	公开技术路线	产业含义	来源
晶圆代工	TSMC	N2/A16→A14/A13；背面供电；CoWoS/SoIC/SoW-X扩大系统尺度	2028—2029把先进节点与超大封装、SoIC密度同步推进	[8][9]
晶圆代工	Intel Foundry	18A量产；18A-P/PT延伸；14A导入High-NA与PowerDirect	RibbonFET、背面供电与先进封装一体化	[10][11][12]
晶圆代工	Samsung Foundry	SF2系列GAA；SF2Z背面供电；SF1.4目标2027	GAA平台延伸并强化X-Cube/I-Cube封装协同	[13]
光刻设备	ASML	NXE EUV持续量产；EXE High-NA进入选择性生产导入	光罩、光刻胶、检测、计算光刻共同决定经济性	[14]
HBM	SK hynix	HBM4量产爬坡；HBM4E样品，向更高pin速率与散热优化	与GPU平台、基底逻辑和封装产能同步	[18]
HBM	Micron	36GB 12H HBM4面向Vera Rubin量产出货	以平台认证、能效与先进封装协同切入	[19]
AI平台	NVIDIA	Blackwell→Rubin/ Rubin Ultra→Feynman；机架级协同与CPO	以年度平台节奏拉动GPU、HBM、网络和冷却	[15][16]
AI平台	AMD	MI400/Helios→MI500→MI600；年度GPU/CPU/网络/机架迭代	扩大开放机架与生态选择，强调大容量HBM4	[17]
EDA	Synopsys	AgentEngineer从单步辅助向多智能体与自适应流程演进	把模型嵌入既有EDA签核与工程数据	[20]
EDA	Cadence	ChipStack自治虚拟工程师，覆盖多步骤设计与验证工作流	竞争焦点由Copilot转向受控代理与闭环验证	[21]
开放互连	UCIe Consortium	UCIe 3.0达64GT/s并增强管理；支持2D/2.5D/3D封装	建立多供应商Chiplet接口与验证基础	[22]
开放互连	UALink Consortium	UALink 200G 1.0；最多1024加速器；向in-network compute演进	为开放式AI加速器扩展网络提供选择	[23]

从这组路线可以看到三种不同的节奏。第一种是工艺平台节奏，通常以风险生产、量产和设计生态成熟为边界；第二种是系统平台节奏，GPU、HBM、交换和机架往往按年度协同更新；第三种是标准与工具节奏，需要更多参与者完成互操作和签核。企业制定自身路线时，不能照抄任何一家龙头的时间表，而应先明确自己处于哪一种节奏、依赖谁的产能和标准、失败后可以回退到什么方案。

n 共性

•从单一节点转向平台：领先企业同时绑定器件、IP、封装、存储、网络和软件。

•从峰值指标转向可交付系统：量产良率、供货能力、冷却、运维和客户软件成为公开路线的重要组成。

•从封闭接口转向选择性开放：UCIe、UALink等标准扩大，但关键性能路径仍可能由定制接口控制。

•从人工流程转向人机协同：EDA和制造AI先进入高频、可验证的环节，再逐步扩大自治边界。

n 2026—2035综合技术路线图-以量产窗口、系统协同和技术成熟度组织

综合公开路线与产业约束，本报告建议把未来十年划分为四个阶段。阶段之间并非整齐切换，同一技术会经历样品、风险生产、首批量产、规模化和成本优化多个状态。路线图的作用是明确依赖与决策门，而不是预言某项技术必然在某年全面替代。

阶段	先进逻辑	存储/封装	系统/互连	AI研发与制造	主要决策门
2026—2027量产兑现	GAA规模化；背面供电首批平台；High-NA选择性导入	HBM4爬坡；CoWoS/EMIB/Foveros扩产；混合键合验证	Rubin/MI400级机架；UCIe 3.0与UALink首批生态	知识助手、脚本/用例生成、受控代理	良率、供货、带宽/瓦、系统稳定性
2028—2029系统协同	A14/A13、18A延伸与14A窗口；背面供电更广	HBM4E；超大中介层、SoIC、SoW-X；更细间距键合	Feynman/MI600窗口；CPO规模导入；机架电力升级	跨工具代理、数字孪生、闭环工艺优化	总体拥有成本、冷却、标准互操作
2030—2031三维拐点	GAA持续优化；CFET试验线/早期平台；互连新材料	更高层HBM；3D逻辑-存储；晶圆级系统扩大	光I/O、分层网络与可组合系统	部分流程有限自治；量产数据闭环	热、测试、返修、可靠性和经济良率
2032—2035后摩尔组合	CFET/顺序3D按应用导入；新沟道与单片3D探索	异质3D、存算融合、超大系统与分层存储	机架/数据中心成为设计边界；开放与定制并存	多物理场协同设计、自治受严格治理	可制造性、能源约束、供应安全与投资回报

2026—2027：先把先进技术变成稳定产能

近期窗口的首要任务是量产兑现。对晶圆厂，关键是GAA和背面供电的良率、变异性、SRAM和IP生态；对HBM与封装，关键是堆叠良率、基底逻辑、封装产能和散热；对系统厂，关键是机架供电、网络拥塞、软件成熟和客户部署。这个阶段不应以概念数量衡量创新，而应以稳定出货、可复制客户验证和可解释成本曲线衡量。

2028—2029：跨层协同成为主战场

当先进节点、HBM4E、超大封装与光互连同时推进，系统瓶颈会从单一部件转向接口。设计团队需要更早完成工艺—封装—板级—机架协同，供应链也需要更早锁定光罩、晶圆、HBM、基板、先进封装和冷却能力。此时最有价值的能力不是某个单项参数领先，而是跨层权衡和快速回退：例如在HBM供应不足、封装良率偏低或CPO爬坡延迟时，系统仍有可部署版本。

2030—2031：三维集成的经济性考量

CFET、3D逻辑—存储和晶圆级系统是否形成规模，将在这一阶段接受经济性检验。技术可行不等于商业可行；每增加一个键合界面、一个超薄晶圆或一个高密度互连层，都必须用性能/瓦、面积、良率和系统价值抵消制造复杂度。热、测试、可修复性和责任边界将成为真正的放量门槛。

2032—2035：多路线并存，而不是单一路径胜出

2030年代更可能出现多种路线并存：高性能计算采用最激进的器件与封装，成本敏感产品继续优化成熟GAA与Chiplet，边缘系统采用专用加速和分层存储，部分场景探索存算融合或光计算。路线图应保留技术期权，通过试验线、模块验证和生态合作降低不可逆投入，而不是过早押注唯一终局。

情景边界　2028年以后的节点、产品代号和量产日期均可能变化。本报告把公开路线当作产业信号，把阶段划分当作讨论框架。任何具体企业的投资与研发决策，都应根据客户承诺、现金流、供应链、人才与验证数据重新评估。

结语

AI驱动的半导体路线不是一条从2nm走向1nm的直线，而是一张由器件、存储、封装、网络、能源与软件共同构成的多层网络。短期竞争看量产兑现，中期竞争看跨层协同，长期竞争看组织能否在高不确定性下保留技术期权。对企业而言，真正的路线图不是展示未来名词，而是把客户价值、工程证据、资本边界和责任治理连接起来；对行业而言，最值得交流的也不是谁最先宣布下一代，而是谁能以更低能耗、更高可靠性和更可持续的供应链，把技术转化为可规模化的有效算力。

北极星　本报告中的“北极星”不是某个机构或领导者，而是路线图的最高层目标：在可承受的功耗、成本与供应风险下，持续提高“有效AI算力/总拥有成本”。它用于统一技术取舍，不等同于审批结论。

CFET　CFET（Complementary FET，互补场效应晶体管）是把nFET与pFET垂直堆叠的器件结构，目标是进一步压缩标准单元面积并延续密度缩放。它比GAA更接近真正的三维晶体管集成，但工艺、对准、接触、热管理和良率难度显著提高，因此本报告把它放在2030年前后至2030年代的技术窗口，而不是短期量产承诺。

附录A　指标与术语

术语	解释
北极星（North Star）	路线图最高层目标，用于统一技术取舍；本报告建议为受约束的有效AI算力/总拥有成本。
PPAC	Power、Performance、Area、Cost，即功耗、性能、面积与成本的综合权衡。
GAA	Gate-All-Around，环绕栅极晶体管；常见实现为nanosheet。
BSPDN	Backside Power Delivery Network，背面供电网络。
CFET	Complementary FET，把nFET与pFET垂直堆叠以继续压缩标准单元。
High-NA EUV	高数值孔径极紫外光刻，提高分辨率，同时引入半场曝光与配套生态挑战。
HBM	High Bandwidth Memory，高带宽存储，通过TSV堆叠和宽接口提供高带宽。
Chiplet	可复用、可组合的功能裸片，通过先进封装组成系统。
混合键合	以铜—铜和介质键合实现更细间距的3D互连。
CoWoS / SoIC	TSMC的2.5D晶圆级系统集成与前端3D集成平台。
EMIB / Foveros	Intel的嵌入式桥接与3D封装平台。
CPO	Co-Packaged Optics，共封装光学，把光引擎靠近交换/计算芯片以降低高速互连能耗。
UCIe	面向封装内Chiplet互连的开放标准。
UALink	面向AI加速器系统级扩展的开放互连标准。
已知良品（KGD）	在封装前已完成足够测试、可判断为合格的裸片。

附录B　主要公开来源

均为企业、行业组织、标准组织或国际机构的公开材料

[1]SIA：2025年全球半导体销售额7917亿美元

[2]SIA：2026年第二季度全球半导体销售

[3]SIA / Deloitte：Powering AI—The Semiconductor Ecosystem at the Foundation of Data Centers

[4]IEA：Energy and AI

[5]SEMI：300mm Fab Outlook（2026 Q2）

[6]SEMI：全球半导体设备销售预测

[7]IEEE IRDS：2024 More Moore

[8]TSMC：2026 Technology Symposium

[9]TSMC：HPC / Wafer-Level System Integration

[10]Intel Foundry：Intel 18A

[11]Intel：2026 VLSI Symposium process milestones

[12]Intel：Advanced Packaging

[13]Samsung Foundry：SFF process roadmap

[14]ASML：High-NA EUV readiness milestone

[15]NVIDIA：Vera Rubin full production

[16]NVIDIA Developer：Inside Rubin GPU Architecture

[17]AMD：MI400 / MI500 / MI600 and Helios roadmap

[18]SK hynix：2026 Q2 business results and HBM4

[19]Micron：Investor materials—HBM4 shipment

[20]Synopsys：AgentEngineer vision

[21]Cadence：ChipStack autonomous virtual engineer

[22]UCIe Consortium：Specifications / UCIe 3.0

[23]UALink Consortium：UALink 200G specifications

免责声明　资料按公开发布日期与原始口径整理。企业性能数字通常依赖产品、工作负载、精度、设计规则和测试条件；行业预测与本文情景判断均存在不确定性。