芯片/AI 技术大会:PCIe 8.0 | 224G/448G 高速链路 | Chiplet 先进封装等

主题演讲——智算基石：从芯片到集群的规模化跨越

先进封装中的多物理场挑战和STCO应对方案

晟联科 PCIe 6.0：构筑极致稳定、持续领先的算力互联基石

联合演讲

AI爆发下的算力突围：200G/Lane电气测试全景解析

赋能AI算力：高速数字接口(USB4/DP/DDR/MIPI) 测试演进

抽奖

演讲摘要：我们正站在智能时代的“算力奇点”。继ChatGPT掀起通用人工智能（AGI）浪潮以来，大模型参数规模正以每年10倍的速度疯狂演进，从千亿迈向万亿乃至十万亿级别。然而，迅速发展的背后是算力供需缺口呈指数级扩大，“算力焦虑”已成为制约AI创新的最大瓶颈。在此背景下，本次演讲将聚焦从芯片级别到AI加速卡到集群级别的扩展技术及相关的测试挑战。

演讲摘要：后摩尔时代先进封装已成为提升系统性能与集成度的关键技术路径之一，其中STCO扮演重要角色。但先进封装在信号完整性、电源完整性、散热、翘曲、可靠性等多方面存在不同的挑战。通过多物理场耦合以及仿真和测试的迭代,为摩尔定律的延续和芯片性能的优化提供坚实的技术支撑。

演讲摘要：本次分享将从PCIe协议演进及应用场景切入，剖析PCIe 6.0在AI/HPC领域广阔的市场前景与迫切需求；重点介绍晟联科PCIe 6.0 PHY IP的最新进展，依托其在高速SerDes领域扎实的研发能力与成功交付经验，为算力互联产品的极致稳定与持续领先提供坚实保障。

演讲摘要：即将于 7 月底举行的 PCI-SIG 第 140 次 Compliance Workshop 将开启 PCI Express 6.x 设备的首次官方集成商列表测试，标志着 PCIe 6.0 生态进入正式一致性验证与规模化部署的新阶段。本专题将聚焦 PCIe 6.0 一致性测试的关键技术与验证难点，深入解析高速互连测试中的信号完整性、协议一致性及系统级验证挑战，并进一步展望 PCIe 7.0/8.0 在持续高速演进过程中，对测试方法、验证能力和产业生态带来的新要求。

演讲摘要：为了确保人工智能工作负载的流畅运行，向 PCIe 6.0 (64 GT/s) 的过渡已不再是可选项，而是新的性能基准。在本次 30 分钟的课程中，我们将深入探讨 PAM4 接收器评估的复杂性，解决关键的验证挑战，并定义稳定接收器性能的要求，以确保您的硬件不会成为瓶颈。了解如何构建一个强大且面向未来的人工智能生态系统。

演讲摘要：为了满足Ai集群对互连带宽的极致需求，IEEE802.3dj/UALink 200G/OIF CEI-224G(200G/Lane) IEEE以太网、OIF-CEI和UALink等标准正在从800G向1.6T甚至3.2T快速演进。本专题会重点介绍目前200Gbps/Lane主流标准的演进状况；针对大于32dB的高损耗链路环境，IEEE802.3dj标准引入的全新测试方法学，包括新的抖动指标（如J3U, EOJ, JHRMS）、SNRISI和基于COM(Channel Operating Margin)模型的接收端校准流程等以及是德科技从芯片，到组件再到系统，完整的发送端、接收端电气性能测试方案。

演讲摘要：随着数据吞吐量需求的爆发，高速数字总线标准正经历快速演进，传输速率与调制方式的复杂性成倍增加（从 NRZ 向 PAM3/PAM4 演进）。这在提升带宽效率的同时，也带来了信噪比下降与设计复杂度剧增的严峻物理层挑战。本次演讲将首发介绍跨越70年创新里程碑的是德科技全新一代 Infiniium XR8 示波器。演讲将深入解析 USB4/DP/DDR/MIPI 等核心高速接口的最新标准动态，并全面展示 XR8 如何结合先进的自动化合规测试软件，帮助工程师精准实现眼图测试、抖动分析以及一站式的发射端（Tx）一致性测试，加速下一代高速数字接口的研发与落地。