为什么AI眼镜重新定义了SiP?——一次头部SiP厂商参观后的10点思考

上周去该厂商参观了他们的智能眼镜产线和SiP实验室，看完之后有很多感触。AI眼镜这个品类，正在从根上重新定义什么叫"系统级封装"。这不是简单的"把芯片封装得更小"，而是整个硬件架构、竞争范式、组织能力的一次重构。以下是10点不成熟的思考，抛砖引玉。

思考一：AI眼镜真正的矛盾是什么？

在该厂商的实验室里，工程师给我们看了一副AI眼镜的BOM爆炸图。密密麻麻的芯片、传感器、电池、排线，挤在镜腿和镜框那点可怜的空间里。那一刻我突然意识到——AI眼镜真正的矛盾，不是"功能够不够多"，而是"物理空间和功能需求的根本冲突"。

具体来说，是四组矛盾的叠加：

1. 空间 vs 功能

一副普通眼镜的镜腿宽度只有5-8mm，而AI眼镜要塞进去的东西：一颗主处理器、2-4颗存储芯片、Wi-Fi/蓝牙射频、5-8颗麦克风、1-2颗摄像头、IMU、环境光传感器、电池、充电管理、音频功放……这还没算带屏产品的显示驱动和光学引擎。

问题是：眼镜的物理形态是被人体工学锁死的。你不能把镜腿做粗到像对讲机，也不能把镜框加厚到像潜水镜。空间是硬约束，功能是软需求，但软需求正在硬约束里疯狂生长。

2. 重量 vs 续航

普通眼镜约20克，第一代AI眼镜平均47克，用户已经开始抱怨"压鼻梁"。行业共识是：要做到"全天候佩戴"，整机重量必须压到40克以内，最好35克以下。

但重量减了，电池怎么办？电池是眼镜里最重的单一组件之一。减重量 = 减电池 = 减续航。而AI功能恰恰是耗电大户——大模型推理、实时语音识别、摄像头持续工作，每一项都是电老虎。

你要长续航，就得大电池；你要轻量化，就得小电池。这是零和博弈。

3. 算力 vs 功耗

AI眼镜要做的事情越来越多：实时翻译、视觉问答、手势识别、眼动追踪、空间计算……每一项都需要算力。但眼镜的散热条件有多差？紧贴皮肤，没有风扇，连金属散热片都加不了。

有数据说，初代AI眼镜高负载运行30分钟，镜腿贴肤区域温度就能冲到48-52℃，远超39℃的舒适阈值。算力上去了，温度也上去了；温度下来了，算力也下来了。

4. 形态 vs 体验

用户想要的是"看起来像普通眼镜的智能眼镜"，而不是"戴在脸上的微型电脑"。这意味着所有的智能都必须藏在"正常眼镜"的形态之下。

但功能越多，组件越多，形态就越难保持"正常"。某北美品牌智能眼镜第一代的镜腿宽度达到15.8mm，几乎是普通眼镜的两倍——这就是妥协的结果。

核心洞察：AI眼镜的根本矛盾，是"指数级增长的功能需求"和"线性刚性的物理约束"之间的矛盾。这个矛盾，靠PCB堆料是解决不了的。

思考二：为什么PCB已经解决不了这个矛盾？

很多人会问：PCB不也能做小吗？手机主板那么小，眼镜为什么不行？

在该厂商产线上看到的答案是：PCB的"小"是有物理极限的，而且这个极限在眼镜场景下已经被触碰到了。

极限一：芯片本身的面积是下限

PCB再小，上面的每颗芯片都有自己的封装尺寸。一颗QFN封装的Wi-Fi芯片，长宽可能是5mm×5mm；一颗BGA封装的处理器，可能是8mm×8mm；再加上每颗芯片周围必须的去耦电容、电阻、电感……这些东西加起来的面积是有下限的。

你可以把PCB走线做得更细、间距更小，但芯片封装的尺寸你改不了。PCB级集成的面积下限，约等于所有芯片封装面积之和加上必要的布线空间。这个下限在眼镜的镜腿里，已经塞不下了。

极限二：PCB的厚度是硬伤

眼镜的镜腿不仅要窄，还要薄。一块4层PCB的厚度大约0.4mm，6层0.6mm，8层0.8mm——这还只是板本身。上面贴了芯片之后，总厚度至少1.5-2mm。

听起来不多？但镜腿的总厚度预算可能只有3-4mm。你还要留空间给电池、给结构件、给天线、给排线……PCB+元器件的厚度，在眼镜的Z向空间里，占比太高了。

极限三：信号完整性的约束

芯片之间要通信，通信速率越高，对走线长度、阻抗连续性、参考平面的要求就越严格。在PCB上，你可以通过拉长走线、绕线等长来满足时序要求，但这又会占用面积。

更麻烦的是射频。Wi-Fi、蓝牙这些射频信号，在PCB上走一段线，损耗就增加一分。天线和射频芯片之间的距离越远，效率越低。你想把射频做好，芯片就得离天线近；你想省空间，芯片就得挤在一起。这两个需求在PCB上是矛盾的。

极限四：可靠性的底线

眼镜是戴在脸上的，会弯折、会出汗、会摔。PCB上的焊点越多，失效的概率就越大。BGA焊点在弯折应力下，是最容易出问题的地方。

你可以做Underfill（底部填充）来加固，但Underfill又会增加厚度和工艺复杂度。元器件越多，焊点越多，可靠性风险就越高。在眼镜这种对体积要求极致的产品里，你没有足够的空间去做"冗余设计"。

极限五：EMC的噩梦

这么多高速芯片、射频电路、模拟电路挤在指甲盖大小的空间里，电磁干扰有多严重？数字电路的开关噪声会串到模拟电路里，射频信号会干扰传感器，电源噪声会影响一切。

在PCB上，你靠铺地、靠屏蔽罩、靠隔离来解决EMC问题。但屏蔽罩要占空间，铺地要占面积，隔离要拉远距离——每一个EMC解决方案，都在跟"小型化"抢空间。

一句话总结：PCB是"二维"的集成——所有芯片都铺在一个平面上。当平面空间不够用了，你就得往"三维"走。这就是SiP的根本意义。

思考三：SiP解决了什么问题，又引入了哪些新挑战？

该厂商的工程师跟我说了一句话，我觉得很到位："SiP不是万能药，它是把一组问题换成了另一组问题。"

这话很实在。我们先看SiP解决了什么：

SiP解决的问题

1. 空间利用率的跃升

这是最直观的。把多颗芯片叠起来或者紧密排列在一个封装里，面积可以缩小40%-70%。该厂商那边给的数据是，他们做的某款AI眼镜Wi-Fi SiP模组，把原本5-6颗芯片的方案压缩到2片，PCB占用面积减少了60%以上。

更重要的是Z向（厚度方向）。传统PCB方案，芯片+基板+焊球+底部填充，总厚度可能2mm。SiP方案，多颗芯片叠在一个封装里，总厚度可能还是1.5mm——相当于用一份厚度，装了多颗芯片。

2. 电气性能的提升

芯片之间的互连从PCB级（厘米级走线）缩短到封装级（毫米甚至微米级）。信号延迟降低，功耗降低，信号完整性更好。

尤其是高速接口，比如LPDDR内存和处理器之间，走线长度对性能影响很大。SiP里内存和处理器紧挨着，走线极短，带宽可以做得更高，功耗反而更低。

3. 系统可靠性提升

听起来反直觉？芯片更多了，可靠性怎么还提升了？因为SiP把很多原本在PCB上的焊点移到了封装内部。封装级的互连（比如微凸点、TSV）比PCB级的BGA焊点更可靠——因为材料更匹配，热膨胀系数差异更小。

而且整个SiP模组作为一个整体，可以做更好的保护。塑封料把芯片都包起来，防潮、防腐蚀、防机械冲击的能力都更强。

4. 设计简化与加速

对终端厂商来说，SiP模组是一个"黑盒子"——你不用管里面有多少颗芯片，只要按模组的规格设计PCB就行。原来要设计10颗芯片的外围电路，现在只需要设计1个模组的接口。

这意味着产品迭代更快。Wi-Fi芯片从Wi-Fi 6升级到Wi-Fi 7，原来可能要重新设计一大块PCB电路，现在可能只需要换一个SiP模组。

SiP引入的新挑战

但SiP不是没有代价的。该厂商的工程师说，他们做SiP最深的体会是：每解决一个老问题，就会冒出三个新问题。

1. 热管理：从"散热"变成"均热"

PCB方案里，每颗芯片自己发热，通过各自的焊盘散到PCB上。SiP里多颗芯片挤在一起，热量叠加，热点温度更高。更麻烦的是，3D堆叠里下层芯片的热量要穿过上层芯片才能散出去——这叫"热阻塞"。

所以SiP的热设计，不是简单的"散热"，而是"均热"——怎么把热点的温度摊开，怎么让每颗芯片的温度都在可接受范围内。

该厂商的工程师跟我分享了一个很有意思的案例：某北美互联网巨头有一款产品，之前一直用PCBA方案，散热搞不定，最后加了主动散热（TEC之类的制冷芯片）。后来换成SiP方案，居然把主动散热给省掉了。

为什么？因为SiP里的铜箔散热效果比空气好太多了。以前PCB上芯片和屏蔽罩之间是空气层，空气是很好的隔热层；现在SiP里芯片被塑封料包裹，热量可以通过铜箔快速导出去。他们算过账，即使SiP本身成本增加了，但省掉了主动散热方案，整机成本反而大幅降低。这是我第一次听到"为了散热而做SiP"的案例，之前大家做SiP都是为了小、为了轻。

该厂商现在在散热上也在堆技术：高导热塑封料（EMC）目前已经做到2.4W/m·K，未来要做到3W、5W，跟材料供应商联合开发。还有芯片裸露方案——两种方式，一种是film molding，一种是overmold加strip branding，把芯片表面露出来直接贴散热片。甚至还可以在芯片上面加金属散热块（heat sink），再裸露出来。

2. 良率：相乘效应

这是SiP最痛的点。假设每颗芯片的良率是99%，5颗芯片集成在一个SiP里，理论良率就是0.99^5 ≈ 95%。如果是10颗芯片，就是90%。芯片越多，良率越低，而且是指数级下降。

更要命的是，SiP封装完成后才发现某颗芯片有问题，那整个模组都废了，前面所有的工艺成本都打水漂。所以SiP对KGD（Known Good Die，已知良好裸片）的要求极高。

参观该厂商SiP产线时，他们的质量团队给了一组很实在的数据：TWS耳机的SiP产品，出货后反馈的SiP本体不良率PPM低于50——也就是百万分之五十以下。这个数字是什么概念？比很多成熟芯片的良率还要好。

他们还跟我聊了失效模式的分布，跟我之前想的不太一样：SiP本身的失效，绝大部分出在SMT环节——空焊、短路，跟传统PCBA的失效模式差不多。其次是器件本身的问题，真正因为封装工艺本身导致的不良反而不多。还有一类是外观不良（cosmetic），比如背面裸露的地方有碰擦。

更有意思的是，他们说很多客户反馈的"SiP问题"，其实根本不是SiP本身的问题，而是整机组装环节搞坏的——比如连接器设计不合理、FPC弯折的时候损伤到了SiP上面的器件。SiP本体的不良率，其实已经做到了非常低的水平。

3. 测试：从"测试芯片"到"测试系统"

PCB方案里，每颗芯片可以单独测试，焊上去之后还可以再测。SiP里芯片都封在一起了，你怎么测每一颗？

答案是：很难。所以SiP的测试策略要复杂得多——晶圆级测试、KGD筛选、中间级测试、最终系统级测试……每一级都要加，测试成本占比很高。

4. 供应链：从"买芯片"到"整合裸片"

做SiP，你不能再像以前那样从代理商那里买封装好的芯片了，你要直接拿裸片（die）。这意味着你要跟芯片原厂谈裸片供应，要管理多家芯片供应商的裸片品质，要协调不同芯片的交付周期……

供应链的复杂度，从"管理芯片型号"变成了"管理裸片生态"。这对很多终端厂商来说，是一个全新的能力要求。

该厂商的工程师跟我聊了裸片供应链的挑战，很实在。他们说，大厂的芯片（比如某国际移动芯片大厂），SiP厂其实左右不了——你要裸片，得靠客户的供应链能力去谈，SiP厂自己拿不到好价格，也拿不到稳定供应。

但国内的供应商就不一样了，配合度高很多。他们跟某欧洲功率半导体厂商关系很好，直接找就能搞定；跟某国内半导体厂商这些国内供应商也有合作基础。供应链能力，其实也是SiP厂商的核心竞争力之一——你能拿到谁的裸片、能拿到什么价格、能保证多少供应量，直接决定了你能做什么项目、能赚多少钱。

还有KGD（Known Good Die，已知良好裸片）的问题。SiP对裸片的良率要求极高，因为一颗坏了，整个模组都废了。所以必须要原厂测好了再提供——也就是BD模式。但CB测试、IB测试这些，涉及到卡位，需要前期跟供应商好好谈。

本质判断：SiP不是"更好的PCB"，而是一种完全不同的集成范式。它用更高的设计复杂度、更高的工艺难度、更复杂的供应链，换取了空间和性能。值不值，取决于你的产品对空间的敏感度有多高。

思考四：SiP不只是封装，而是硬件架构的一次重构

很多人对SiP的理解还停留在"封装技术"层面——就是把芯片包得更紧一点。但在该厂商参观完之后，我的感受是：SiP根本不是封装问题，而是架构问题。

为什么这么说？

从"板级架构"到"封装级架构"

传统的硬件架构设计，是在PCB层面做的——你选什么芯片，芯片之间怎么连接，电源怎么分配，信号怎么走，都是在PCB上实现的。封装只是芯片的"容器"，跟架构设计没关系。

但SiP不一样。SiP里，多颗芯片的布局、互连方式、电源分配、热路径设计，这些都是架构级的决策。你把哪两颗芯片放在一起、用什么方式连接（微凸点还是RDL还是TSV）、堆叠顺序是什么，这些决策直接决定了整个系统的性能、功耗和成本。

架构设计的边界，从PCB级下沉到了封装级。

该厂商展厅里有一个某北美科技巨头眼镜的SiP模组，我拿在手里看了半天——它不是方的，是弧形的，完全贴合眼镜腿的弧度。他们的工程师说，这就是SiP的一个巨大优势：你可以做异形塑封，模组的形状完全跟着ID走，而不是ID迁就模组的形状。

怎么实现的？两种方式：如果是完全异形（比如弧形），需要开独立的模具；如果只是周边形状有差异，镭射切割就可以，要什么形状切什么形状。还有选择性塑封——不是整个板子都封，只封需要的区域，其他地方留出来。甚至可以做阶梯式塑封，不同区域厚度不一样，高的地方多封一点，矮的地方少封一点。

屏蔽也是一样。以前PCB上的屏蔽罩都是方方正正的一个金属盒子。SiP里可以做选择性屏蔽——需要屏蔽的区域镀上金属屏蔽层，不需要的地方（比如天线的禁空区）就不镀。还可以做分仓屏蔽，一个SiP里分出五六个屏蔽腔，每个腔独立屏蔽，比PCB上一个个金属屏蔽罩要薄得多、轻得多。

这些工艺加在一起，意味着SiP不只是"把PCB缩小"，而是给了硬件架构师一个全新的工具箱——你可以根据产品的形态需求，自由地定义封装的形状、厚度、屏蔽方式。架构设计不再被封装的标准形态所限制，封装本身变成了架构设计的一部分。

从"芯片间通信"到"封装内通信"

手机时代，SoC内部的模块之间是片上总线通信，速度快、延迟低、功耗小。SoC和外部芯片（比如内存、射频）之间是PCB级通信，速度慢、延迟高、功耗大。

SiP改变了这个边界。原本在PCB上通信的两颗芯片，现在在封装内部通信了——通信速度可以接近片上水平，功耗大幅降低。

这意味着什么？意味着你可以把原本必须集成在SoC里的模块，拆出来做成独立芯片，再通过SiP集成在一起。你获得了SoC级的性能，同时保留了多芯片的灵活性。这就是Chiplet + SiP的核心逻辑。

从"功能划分"到"集成划分"

传统的芯片功能划分，是按"功能模块"来的——处理器是处理器，内存是内存，射频是射频，传感器是传感器。每一类芯片有自己的工艺、自己的封装、自己的供应链。

SiP时代，划分方式变了。你不再按"功能"来划分芯片，而是按"集成度"来划分——哪些芯片应该集成在一个SiP里，哪些应该留在外面。这个划分的依据，不是功能相关性，而是：

• 空间约束：哪些芯片必须挤在一起才能省空间？

• 性能约束：哪些芯片之间需要高速通信？

• 热约束：哪些芯片不能靠太近？

• 供应链约束：哪些芯片的供应周期可以匹配？

这是一种全新的系统划分方式。它不是由芯片设计能力决定的，而是由封装集成能力决定的。

从"串行设计"到"并行设计"

传统的硬件开发流程是串行的：芯片设计 → 芯片封装 → PCB设计 → 整机设计。每一步等上一步完成了才能开始。

SiP时代，这个流程被打破了。SiP的设计需要同时考虑芯片布局、封装工艺、热设计、信号完整性、机械结构……这些工作必须并行推进，因为它们之间是强耦合的。

举个例子：你在SiP里调整了一颗芯片的位置，可能会影响：

• 信号完整性（走线长度变了）

• 热分布（热点位置变了）

• 封装尺寸（可能需要重新规划引脚）

• PCB布局（模组接口位置变了）

• 结构设计（模组高度变了，跟外壳的干涉关系变了）

一个变量牵动全身。这就是为什么做SiP的团队，不能再像以前那样按专业分山头了——必须是跨学科的协同设计。

该厂商的工程师跟我聊了他们跟某北美科技巨头的合作模式，很能说明这种并行协同是怎么做的。

他们说，不是该厂商把设计好的SiP交给某北美科技巨头，也不是某北美科技巨头把需求给该厂商然后该厂商去做。而是从项目最开始，双方的工程师就坐在一起，一起定义SOW（工作分工）——原理图谁把控、器件谁来选、封装设计谁来做、仿真谁负责，每一块都拆清楚。

然后设计过程中，每出一版图，双方工程师一起review；仿真结果出来，一起讨论；有问题，一起解决。不是串行的"我做完交给你"，而是并行的"大家一起做"。

为什么要这样？因为SiP的设计耦合度太高了。封装改一个参数，可能影响RF性能；RF改一个走线，可能影响热分布；热改一个方案，可能又要改封装结构。如果还是串行的方式，来来回回改，效率极低。必须大家坐在一起，并行推进。

核心观点：SiP不是"封装技术的升级"，而是"系统架构的下沉"。当架构设计的边界从PCB级深入到封装级，整个硬件开发的方法论都要跟着变。AI眼镜只是把这个变化提前暴露出来了——因为它对空间的要求，逼着你必须在封装级做架构决策。

思考五：从手机时代的SoC竞争，走向AI眼镜时代的Package竞争

回顾智能手机的发展史，你会发现一个规律：每一代终端的竞争核心，都是由那个时代的"集成瓶颈"决定的。

手机时代：SoC竞争

智能手机时代的核心竞争是什么？是SoC。某国际移动芯片大厂旗舰移动芯片系列、某北美消费电子巨头旗舰手机芯片系列、某台湾芯片厂商中端移动芯片系列、某国内通信巨头国产旗舰芯片系列——手机厂商的差异化，很大程度上体现在用了什么SoC。

为什么是SoC？因为手机时代的集成瓶颈在"芯片"。你要把CPU、GPU、ISP、基带、NPU都集成到一颗芯片里，谁的集成度高、性能强、功耗低，谁就赢。SoC是手机硬件的"心脏"，也是最大的差异化来源。

那时候的封装是什么？是"标准品"。BGA封装、PoP封装，大家用的都差不多，封装不构成竞争壁垒。你买了某国际移动芯片大厂的SoC，封装就是定好的，你不用操心。

AI眼镜时代：Package竞争

到了AI眼镜，情况变了。你去看现在的AI眼镜，主芯片可能都是某国际移动芯片大厂第一代AR平台芯片，存储可能都是某存储巨头或某国内存储厂商的，Wi-Fi可能都是某国际移动芯片大厂某Wi-Fi 7芯片——芯片层面的差异化越来越小。

那差异化在哪里？在你怎么把这些芯片"打包"在一起。

同样是某国际移动芯片大厂第一代AR平台芯片 + LPDDR + eMMC，A厂商做的SiP模组厚度1.2mm，B厂商做的1.5mm——差0.3mm，在眼镜里就是天壤之别。

同样是Wi-Fi 7模组，C厂商的方案能做到7.5mm镜腿厚度，D厂商的要做到9mm——用户戴在脸上，感受完全不同。

芯片还是那些芯片，但封装方式不同，最终产品的形态、重量、续航、体验就完全不同。

该厂商的工程师跟我聊了他们做的几款眼镜SiP，很能说明问题。

第一款是跟某国际移动芯片大厂联合开发的第一代AR平台芯片平台SiP——某国际移动芯片大厂自己开发布会的时候，拿的就是该厂商做的样品。他们自己还做了一款自研的第一代AR平台芯片 SiP平台，对比PCB方案，尺寸减少了50%，厚度节约了13%。别小看这13%的厚度——在镜腿里省出这点空间，就可以多放一块小电池，续航直接上去了；或者把电池做大一点，配重更均衡，佩戴舒适度也提升了。

第二款是某欧洲功率半导体厂商平台的SiP。某欧洲功率半导体厂商自己设计了PCBA方案，转成SiP之后，面积直接节省了58%。这个数字很夸张，但确实是他们实测的结果。

更有意思的是他们跟竞争对手的对比。他们说，某北美科技巨头那款眼镜的SiP，某全球封测巨头也在做，是第二供应商。但该厂商是NPI开发团队，某全球封测巨头用的是该厂商的设计。技术能力上，该厂商一点不比某全球封测巨头差——甚至在某些系统级SiP的能力上，该厂商可能更强，因为该厂商本身就是做整机的，更懂系统。

这就是Package竞争时代的特点：谁能把同样的芯片封装得更小、更薄、更可靠，谁就能赢。芯片是大家都能买到的，但封装能力不是。

竞争范式的转移

这个变化的本质是什么？是竞争焦点从"芯片设计"转移到了"封装集成"。

对产业链的影响

这个转移对整个产业链的影响是深远的：

封测厂的地位上升

以前封测厂是"代工厂"，芯片设计公司说怎么做就怎么做。现在封测厂开始掌握更多话语权——因为SiP的设计能力在封测厂手里，他们决定了模组能做到多小、性能能做到多好。

某SiP大厂为什么在AI眼镜供应链里这么重要？不是因为他们封测产能大，而是因为他们有SiP设计能力，能帮客户把模组做到极致小。从"代工"到"联合设计"，封测厂的角色变了。

ODM厂商的机会

某ODM大厂、某ODM大厂这些ODM厂商为什么纷纷自建SiP产线？因为他们看到了这个趋势——未来智能硬件的差异化，很大程度上在SiP层面。如果你自己不会做SiP，你就只能用别人的标准模组，做不出差异化。

终端厂商的焦虑

对终端厂商来说，这是一个新的课题。以前你选好SoC，硬件差异化就有了一半。现在芯片大家都能用，你怎么做出差异化？答案是：在封装层面做文章。

但SiP设计能力不是一天两天能建起来的。是跟封测厂深度合作，还是自己养团队？这是每个终端厂商都要面对的战略选择。

趋势判断：AI眼镜时代，"谁的芯片好"不再是唯一的胜负手，"谁的封装做得好"变得越来越重要。Package竞争，本质上是"系统集成能力"的竞争——而系统集成，恰恰是中国产业链的优势所在。

思考六：下一阶段的竞争，是"芯片+封装+热+RF+结构"的系统协同能力

如果说上一个思考点讲的是"竞争焦点从芯片转向封装"，那这个思考点要讲的是：封装也不是孤立的，它是一个更大的系统协同问题的一部分。

在该厂商跟工程师聊天的时候，他们反复提到一个词——"系统协同"。我问他们做SiP最难的是什么，他们说不是封装工艺本身，是"怎么让封装跟热、跟RF、跟结构一起最优"。

为什么必须系统协同？

因为在AI眼镜这么小的空间里，所有东西都是耦合在一起的。你动任何一个变量，都会牵动全身。

封装 ↔ 热

你把SiP模组做小了，功率密度上去了，热就成了问题。热怎么散？通过外壳散？外壳是塑料的，导热差。通过镜腿散？镜腿是贴皮肤的，温度不能太高。

所以SiP的热设计，不是封装厂一家的事。你要考虑整机的热路径——热量从芯片出来，经过封装、经过PCB、经过结构件、最终到哪里去？是靠自然对流，还是靠导热片导到镜框？这些都要在设计初期就一起定。

封装的热阻参数，直接决定了整机的散热方案；整机的散热约束，又反过来限制了封装的功率密度。

封装 ↔ RF

SiP里有射频电路，封装的材料、结构、布局，都会影响射频性能。封装基板的介电常数、损耗角正切，直接影响射频走线的性能。

更麻烦的是天线。AI眼镜的天线在哪里？在镜腿的末端，在镜框的边缘，甚至在镜片上。SiP模组里的射频芯片离天线有多远？中间走什么线？有没有金属遮挡？这些都会影响射频性能。

所以做SiP的时候，你不能只看封装本身，还要考虑封装在整机里的位置，考虑它跟天线的关系，考虑周围结构件的影响。RF设计的边界，从芯片级扩展到了系统级。

封装 ↔ 结构

SiP模组的尺寸、形状、厚度，直接影响整机的结构设计。模组厚0.1mm，镜腿可能就要粗0.2mm——因为还要留间隙、还要加屏蔽、还要考虑装配公差。

反过来，结构设计也会影响封装。比如，镜腿要做弯折，那SiP模组放在哪个位置？能不能承受弯折应力？要不要做柔性封装？这些都是结构和封装要一起考虑的。

封装定义了结构的"最小可行尺寸"，结构定义了封装的"最大允许尺寸"。两者必须协同优化。

该厂商的工程师跟我聊了一个很有意思的协同问题——SiP的翘曲（Warpage）对IMU的影响。

AI眼镜里有陀螺仪、加速度计这些MEMS传感器，对温漂、对机械应力非常敏感。SiP在温度变化的时候会有翘曲——虽然只有几个微米到十几个微米，但对于高精度IMU来说，这点形变可能就足以影响精度了。

他们说，现在眼镜里的IMU基本都放在SiP外面，就是因为太敏感了，MEMS器件里面有空腔，容易出问题。耳机里的六轴IMU倒是放SiP里了，因为耳机要求没那么高。但如果是录像设备那种对IMU要求非常高的场景，这就是一个必须要解决的系统级问题。

你看，这就是典型的系统协同——封装的翘曲特性、MEMS传感器的应力敏感度、整机的温度分布，这三个完全不同领域的问题，在AI眼镜这么小的空间里耦合到了一起。你不能只优化封装，也不能只优化传感器，你要一起考虑，找到一个系统级的最优解。

从"串联优化"到"并行协同"

传统的开发模式是串联的：芯片设计好了交给封装，封装好了交给硬件，硬件画好PCB交给结构，结构做完外壳交测试。每一环等上一环，每一环在上一环的约束下做自己的最优解。

但在AI眼镜里，这种模式行不通了。因为约束太多、耦合太强，串联优化出来的结果一定是次优的——你在封装层面做了最优，但到了热层面可能就不行了；你在热层面调好了，RF性能又掉下来了。

所以必须并行协同。从项目第一天起，芯片、封装、热、RF、结构的工程师就要坐在一起，共同定义系统架构。大家一起做trade-off，一起找全局最优解。

谁能做好系统协同，谁就能赢

这就是为什么该厂商、某精密制造大厂、某SiP大厂这些公司在AI眼镜时代变得这么重要。因为他们不只是做封装，也不只是做ODM，他们有跨领域的系统协同能力。

他们有芯片团队，懂芯片；有封装团队，懂封装；有热设计团队，懂热；有RF团队，懂射频；有结构团队，懂结构。更重要的是，这些团队能在一起工作，能做系统级的协同优化。

反观很多传统的终端厂商，各部门是按专业分的——芯片部、硬件部、结构部、RF部，各管一摊。部门之间有墙，信息传递有损耗，决策链条长，很难做真正的系统协同。

核心判断：AI眼镜的下一阶段竞争，不是"谁的芯片好"，也不是"谁的封装好"，而是"谁的系统协同能力强"。能把芯片、封装、热、RF、结构这五件事拧成一股绳的团队，才能在空间极限约束下做出最好的产品。

思考七：平台团队应该沉淀哪些共性能力，才能让SiP成为业务竞争力？

前面讲了这么多SiP的重要性，那问题来了：一个公司，怎么才能把SiP从"项目级能力"变成"平台级能力"？

该厂商的做法给了我很多启发。他们不是每个项目从零开始做SiP，而是有一套平台化的方法论和工具链。我总结了一下，大概是这几个方面：

1. SiP设计规则库（Design Rules）

这是最基础的。你做过的每一个SiP项目，都应该沉淀出可复用的设计规则。包括：

• 基板设计规则：线宽/线距、过孔尺寸、层叠结构、阻抗控制参数

• 芯片布局规则：芯片间距、堆叠方式、I/O排布原则

• 电源分配规则：去耦电容配置、电源平面分割、压降预算

• 信号完整性规则：关键信号走线长度、等长要求、串扰控制

• 可制造性规则：凸点间距、底部填充范围、塑封厚度

这些规则看起来是"技术细节"，但实际上是经验的固化。每一条规则背后，可能都是踩过的坑、交过的学费。规则库越完善，新项目的风险就越低。

2. DFX体系（Design for X）

DFX不是一个X，是很多个X：

• DFM（可制造性设计）：设计出来的东西能不能量产？良率能到多少？

• DFT（可测试性设计）：封装完了怎么测？测试覆盖率够不够？

• DFR（可靠性设计）：能不能过温循、湿敏、机械冲击？

• DFH（可散热设计）：热阻够不够？热点温度能不能控制住？

• DFE（电磁兼容设计）：EMI能不能过？ESD能不能扛？

DFX体系的核心是：在设计阶段就把制造、测试、可靠性等问题都考虑进去，而不是等做出来了才发现问题、再回头改。

该厂商的工程师说，他们做SiP最深的体会是：SiP的问题，80%在设计阶段就决定了。等你流片回来、封装完了再发现问题，改起来成本极高。所以DFX一定要前置。

该厂商SiP BU里有一个专门的团队叫DFEM（Design for Manufacturing），他们的工作就是review所有的设计——原理图、封装、基板，看是不是跟后端的制造能力匹配。这个团队是独立的，不归项目组管，质量是红线——如果DFEM说这个设计制造上有风险，那NPI就出不了货，项目组自己去跟客户argue。

他们还有一个很有意思的机制，叫TV（Test Vehicle）验证。每年他们会专门做几K量的TV，不是为了某个具体客户项目，而是专门用来突破技术边界的。比如0402零件间距，现在量产是60微米，他们今年的TV就要推到30微米，看看极限在哪里。还有molding表面到零件的间距，目前量产是80微米，2026年7月要验证40微米。

这种做法很像互联网公司的"技术预研"——不是等客户提需求了再去做，而是主动往前探，把技术边界一点点往前推。等客户真的有需求的时候，你已经验证过了，心里有底。

3. 热模型库与仿真能力

热是SiP最大的挑战之一，所以热仿真能力是标配。但光有仿真工具不够，你还要有经过验证的热模型库。

• 每颗常用芯片的热模型（热阻、热容、功耗分布）

• 每种封装结构的热模型（基板热导率、塑封料热导率、界面热阻）

• 整机级的热模型（结构件热导率、散热路径、环境条件）

模型库的价值在于：新项目来了，你不用从零开始建模仿真，直接调用已验证的模型，快速评估方案可行性。模型越准，仿真结果越可信，试错成本就越低。

4. RF模型库与仿真能力

对带射频的SiP来说，RF仿真跟热仿真一样重要。你需要：

• 基板材料的RF参数（介电常数、损耗角正切，且是频率相关的）

• 各种传输线结构的RF模型（微带线、带状线、共面波导）

• 封装级的EMI/EMC仿真能力

• 天线协同仿真能力（封装 + 天线 + 结构件）

RF设计的难点在于：影响因素太多，而且很多因素是耦合的。没有好的模型库和仿真能力，你就只能靠"试"——而试的成本，在SiP里是很高的。

5. 良率数据库与失效分析能力

这是最容易被忽视、但长期价值最大的一块。

每一个SiP项目，你都应该详细记录：

• 每一道工艺的良率（晶圆级、封装级、系统级）

• 失效模式分布（哪类问题最多？占比多少？）

• 失效原因分析（设计问题？工艺问题？材料问题？）

• 改进措施和效果（改了之后良率提升了多少？）

这些数据积累多了，你就有了一个"良率知识库"。新项目启动时，你可以基于历史数据做良率预测、风险评估，提前规避已知的坑。

更重要的是，失效分析能力。SiP的失效分析比PCB级难得多——芯片都封在里面了，你看不到摸不着。你需要X-Ray、SAM、FIB、EMMI这些高端分析设备，还需要有经验的分析工程师。能不能快速定位失效原因，直接决定了你迭代改进的速度。

参观该厂商的FA（失效分析）实验室的时候，我挺震撼的。他们说这个实验室是按照某北美消费电子巨头的要求搭建的——因为某北美消费电子巨头对供应商的FA能力要求极高，该厂商为了满足某北美消费电子巨头的要求，建了一整套体系。

里面有什么？化学Decap、物理Decap、X射线、CT扫描……各种非破坏性分析手段都有。甚至可以开盖（ultra pre）——把塑封料顶部取掉，swap内部的器件，换一颗芯片上去再测。当然这个对技能要求很高，不是每次都能成功。

他们SiP BU的质量团队有几十人，专门管质量和可靠性。实验室有CNAS认证，可以出官方报告。测试标准基于JEDEC，但可以根据客户需求定制。

这种能力不是一天两天能建起来的。设备要买，人要培养，流程要建立，这些都需要时间和投入。但一旦建起来了，就是一个很深的护城河——你出了问题，别人分析不出来，你能分析出来；别人要一个月才能定位的问题，你一周就能搞定。

6. IP与模组库

最后是IP层面的沉淀。你做过的SiP模组，哪些是可以复用的？哪些可以做成标准模组？

• 标准通信模组（Wi-Fi/蓝牙/UWB）

• 标准主控模组（AP+内存+存储）

• 标准传感器模组（IMU+环境光+心率）

• 标准电源模组（PMIC+充电管理+电量计）

有了这些标准模组库，新产品开发的时候，你不用从零开始设计SiP，直接选合适的标准模组，稍微定制一下就行。开发周期可以从几个月缩短到几周。

核心观点：SiP能力的本质，不是"会做封装"，而是"有一套平台化的方法论和工具链"。设计规则、DFX体系、热/RF模型、良率数据库、标准模组库——这些东西加在一起，才是真正的SiP竞争力。它们不会在一个项目里体现出价值，但会在第十个、第二十个项目里，把竞争对手远远甩在后面。

思考八：从"芯片定义产品"到"封装定义产品"：研发组织的范式转移

前面讲的都是技术层面的变化。但在该厂商参观的时候，我感受更深的是组织层面的变化——当SiP成为产品的核心差异化，整个研发组织的运作方式都要跟着变。

旧范式：芯片定义产品

过去二三十年，消费电子的研发范式是什么？是"芯片定义产品"。

什么意思？就是你做一款新产品，第一步是选芯片——用某国际移动芯片大厂的还是某台湾芯片厂商的？用哪一代？芯片选好了，产品的性能边界、功耗水平、成本结构，基本上就定了。后面的硬件、软件、结构，都是围绕这颗芯片来做的。

在这个范式下，研发组织的核心是芯片选型和硬件设计。芯片团队（或者叫平台团队）的权力很大，因为他们决定了产品的"底子"。

封装呢？封装是芯片的一部分，是芯片厂提供的"标准品"，你不用操心，也轮不到你操心。

新范式：封装定义产品

到了AI眼镜时代，这个范式开始松动了。

你去看现在的AI眼镜，主芯片可能都是某国际移动芯片大厂第一代AR平台芯片，大家用的芯片都差不多。那产品的差异化从哪来？从封装来——谁能把同样的芯片封得更小、更轻、散热更好，谁的产品就更有竞争力。

更关键的是：封装的决策，会反过来影响芯片的选型和定义。

比如，你想做一个超轻薄的AI眼镜，镜腿厚度要控制在7mm以内。那你的SiP模组厚度就不能超过1.2mm。为了做到1.2mm，你可能需要用3D堆叠的封装方式。3D堆叠对芯片的厚度有要求——每颗芯片都要减薄到50μm甚至更薄。那你选芯片的时候，就不能选那些太厚的、不能减薄的芯片。

看到了吗？封装的约束，变成了芯片选型的前提。封装不再是芯片的"附属品"，而是反过来定义了芯片的选择。

组织架构的挑战

这个范式转移，对传统的研发组织是巨大的挑战。因为传统的组织架构，是按"芯片定义产品"的范式建的：

• 芯片团队 / 平台团队：选芯片、做芯片方案

• 硬件团队：基于芯片方案画PCB

• 结构团队：基于PCB设计外壳

• 封装？那是芯片厂的事，跟我们没关系

现在SiP来了，封装变成了核心差异化。那SiP团队放在哪里？

放在硬件团队下面？硬件团队的人可能不懂封装工艺、不懂热设计、不懂RF。

放在芯片团队下面？芯片团队的人懂芯片，但不懂封装、不懂结构、不懂系统集成。

单独成立一个SiP部门？那跟硬件、结构、RF的协作怎么搞？跨部门沟通成本有多高？

组织架构的本质，是权责利的分配。当核心竞争力变了，组织架构必须跟着变。但怎么变？没有标准答案。每家公司都在摸索。

几种可能的组织模式

从我观察到的情况来看，大概有几种模式：

模式一：封测厂主导

终端厂商把SiP设计全交给封测厂（如某SiP大厂、某全球封测巨头），自己只提需求、验收结果。

优点：专业的人做专业的事，终端厂商不用养团队。缺点：差异化能力在供应商手里，终端厂商容易被"卡脖子"，也很难做深度定制。

模式二：ODM一体化

像某ODM大厂、某ODM大厂这样的ODM厂商，自建SiP团队和产线，把SiP设计、制造、整机设计都包了。

优点：系统协同能力强，从SiP到整机一条龙。缺点：对ODM的能力要求极高，投入大，周期长。

模式三：终端厂商自建SiP团队

终端厂商（如某北美消费电子巨头、某国内通信巨头）自己养SiP设计团队，深度参与封装定义，甚至自己做封装工艺研发。

优点：差异化能力强，核心技术掌握在自己手里。缺点：团队建设成本高，人才稀缺，周期长。

人才结构的变化

除了组织架构，人才结构也要变。

传统硬件团队的人，大多是学电子工程的，懂电路、懂PCB设计。但SiP需要的人才是什么样的？

• 懂半导体工艺的（晶圆制造、封装工艺）

• 懂材料的（基板材料、塑封料、底部填充胶）

• 懂热设计的（热传导、热对流、热仿真）

• 懂力学的（应力分析、可靠性评估）

• 懂RF的（射频电路、天线设计、EMC）

这些人才，传统的消费电子公司里是很少的。以前这些都是芯片厂、封测厂的事。现在终端厂商要做SiP，就得把这些人招进来。

人才结构的变化，是组织范式转移的底层逻辑。

核心洞察：从"芯片定义产品"到"封装定义产品"，表面上是技术重心的转移，本质上是研发组织范式的转移。谁能率先完成组织转型，建立起SiP时代的研发体系和人才结构，谁就能在AI眼镜的竞争中占据先机。技术可以学，工具可以买，但组织能力的建设，需要时间，也需要决心。

思考九：SiP的经济学：什么时候该用、什么时候不该用？

聊了这么多SiP的好，我想泼一盆冷水：SiP不是银弹，不是什么产品都适合用SiP。

该厂商的工程师也跟我说，他们接到很多客户的需求，一上来就说"我要做SiP"。但聊完之后发现，很多需求其实没必要做SiP，PCB方案就够了。

所以这一节，我想聊聊SiP的经济学——什么时候该用SiP，什么时候不该用？

SiP的成本结构

要回答这个问题，先得搞清楚SiP的钱花在哪了。

NRE（一次性工程费用）

SiP的NRE比PCB方案高得多。包括：

• 基板掩膜版费用（类似芯片的光罩，层数越多越贵）

• 设计费用（SiP设计比PCB设计复杂得多，人工成本高）

• 仿真费用（热仿真、SI仿真、RF仿真）

• 测试开发费用（测试程序、测试治具、探针卡）

• 认证费用（可靠性认证、RF认证等）

一个中等复杂度的SiP，NRE可能在几十万到几百万人民币之间。如果是3D SiP或者带射频的SiP，NRE会更高。

单位成本

SiP的单位成本（每一颗模组的成本）呢？这个不一定比PCB方案贵，要看具体情况：

• 芯片成本：SiP用的是裸片（die），比封装好的芯片便宜——因为省了封装费。但裸片采购量小的话，单价可能反而更高。

• 封装成本：SiP的封装工艺比单芯片封装复杂，所以封装成本更高。但SiP把多颗芯片的封装合并成一个，总的封装成本可能反而更低。

• PCB成本：SiP模组减少了PCB上的芯片数量，PCB可以做得更小、更简单，PCB成本降低。

• 测试成本：SiP的测试更复杂，测试成本更高。

• 良率成本：SiP良率比单芯片低，良率损失会折算到单位成本里。

所以SiP的单位成本是升是降，取决于具体的芯片组合、封装形式和量产规模。量越大，SiP的成本优势越明显——因为NRE被摊薄了，裸片采购的议价能力也更强。

什么时候该用SiP？

综合来看，以下几种情况适合用SiP：

1. 空间极度受限的产品

这是最核心的判断标准。如果你的产品对体积、重量有极致要求，PCB方案已经塞不下了，那SiP几乎是唯一的选择。

典型代表：智能手表、TWS耳机、AI眼镜、可穿戴医疗设备。这些产品的共同特点是：物理空间是硬约束，省1mm都是胜利。

2. 高性能/高带宽需求

如果芯片之间需要非常高的通信带宽（比如处理器和内存之间），SiP可以通过缩短互连线来提升带宽、降低功耗。

典型代表：高端处理器 + 高带宽内存（HBM）、高速网络芯片、AI加速卡。

3. 多芯片异构集成

如果你需要把不同工艺、不同材料的芯片集成在一起（比如逻辑芯片 + MEMS传感器 + 射频器件），SoC做不了或者成本太高，SiP就是很好的选择。

典型代表：传感器融合模组、射频前端模组、电源管理模组。

4. 快速迭代的产品

如果你的产品迭代很快，需要频繁更换芯片方案，SiP的模块化设计可以帮你更快地迭代——换一颗芯片不用重新设计整个PCB，只需要改SiP模组。

典型代表：消费电子、IoT设备。

5. 量产规模足够大

量大到可以摊薄SiP的NRE，并且裸片采购有足够的议价能力。一般来说，年出货量在百万级以上，SiP的成本优势才会比较明显。

该厂商的工程师跟我聊了几个很有意思的成本案例，彻底改变了我对SiP成本的认知。

第一个是BMU（电池管理单元）的案例。之前用PCB方案的时候，需要6层板；换成SiP之后，PCB变成了2层。SiP本身是贵了，但6层IPC的成本很高，总的算下来，total cost反而稍微降低了一点。

第二个是某旗舰TWS耳机的案例。之前用很多异形FPC，成本高、良率低；换成SiP之后，FPC变成了直的PCB，利润变高了，差价完全能cover住SiP增加的成本。

第三个更绝——SMT良率的案例。有一个案子，换成SiP之后，整机组装的SMT良率直接提了2个百分点。光这2个点的良率提升，就够cover SiP增加的所有成本了。

所以该厂商的人反复强调一句话：SiP的成本不能只看SiP本身，要放到整机组装里算overall cost。单看SiP，一定比PCBA贵；但如果把PCB层数减少、FPC简化、组装良率提升、测试成本降低这些都算进去，整体成本可能持平甚至降低。

他们还有一个专门算账的团队，做产品设计的时候就把成本算清楚。但他们也说，SiP厂算不了总账——因为整机的成本结构只有终端厂商最清楚。System level的SiP，必须跟整机设计完全整合考虑，收益可能非常大，但得一起算。

什么时候不该用SiP？

反过来，以下几种情况可能不适合用SiP：

1. 空间不紧张的产品

如果你的产品空间很充裕（比如台式机、服务器、大家电），PCB方案完全够用，没必要上SiP。PCB方案成熟、便宜、好调试，何乐而不为？

2. 量产规模小

如果年出货量只有几万、几千甚至更少，SiP的NRE根本摊不下来。单位成本会比PCB方案高很多，不划算。

3. 芯片数量少

如果你的系统只有2-3颗芯片，做SiP的意义不大——PCB上放得下，集成度提升有限，但复杂度和成本增加不少。一般来说，5颗以上芯片做SiP才比较有价值。

4. 对成本极度敏感

如果你的产品是"成本优先"，每一分钱都要抠，那SiP可能不是好选择。SiP的设计成本、测试成本、供应链管理成本都比PCB方案高，在成本敏感型产品里可能得不偿失。

5. 技术储备不足

如果你的团队没有SiP设计经验，也没有靠谱的合作伙伴，贸然上SiP风险很大。SiP的坑很多，踩一次坑的代价可能比SiP带来的收益还大。

一个简单的决策框架

总结一下，可以用一个简单的框架来判断：

一句话总结：SiP是"用复杂度换空间"的技术。它值不值，取决于你的产品对空间的溢价有多高。对AI眼镜来说，空间的溢价极高——每薄1mm、每轻1g，用户体验都有质的提升。所以在AI眼镜里，SiP不是"选不选"的问题，而是"怎么做好"的问题。但在其他产品里，这个答案可能就不一样了。

思考十：终局猜想：AI眼镜的SiP终局会是什么样？

最后，让我们做一些大胆的猜想：AI眼镜的SiP，终局会是什么样？

这个问题没有标准答案，但基于技术发展的规律和产业链的动向，我们可以做一些推演。

猜想一：从"多模组"到"单芯片系统"

现在的AI眼镜里，可能有5-10颗SiP模组：Wi-Fi模组、主控模组、音频模组、传感器模组、电源模组……每一个模组都是一个独立的SiP。

未来会怎样？我猜会走向"大SiP"——把更多功能集成到一个SiP里。

为什么？因为每多一个模组，就多一个封装外壳、多一组接口、多一份PCB面积。如果把多个模组合并成一个大SiP，总的体积可以更小，总的成本可以更低。

当然，这不是简单的"把所有芯片塞进一个封装里"。芯片越多，热问题越严重，良率越低，设计复杂度越高。所以这个演进会是渐进的——先把相关性强的芯片合在一起（比如处理器+内存+存储+电源管理），再逐步扩展。

终极形态可能是：整副眼镜的所有电子元件，都集成在一个或两个SiP里。

猜想二：从"电子SiP"到"光电融合SiP"

现在的SiP，集成的都是电子芯片——处理器、内存、射频、传感器。但AI眼镜里还有一个很重要的东西：光学。

带屏AR眼镜有Micro-OLED/Micro-LED微显示屏、有光波导、有衍射光学元件。这些光学元件现在都是独立的，跟电子芯片分开。

未来呢？会不会出现"光电融合SiP"——把微显示芯片、驱动IC、甚至光学元件，都集成在同一个封装里？

技术上是有可能的。比如，把Micro-LED芯片和驱动IC做在同一个硅基板上，再集成光波导。这样可以省掉显示模组的体积，也可以提升显示性能。

当然，挑战也很大。光学对精度的要求极高，封装的应力、温度变化都会影响光学性能。而且光学元件的材料跟电子芯片的材料差异很大，集成难度很高。

但我相信，方向是对的。只要空间还在受限，集成就会不断深入——从电子到光电，从光电到机电，一直到物理极限。

猜想三：从"标准封装"到"定制化封装"

现在的SiP，很多还是基于标准封装形式的——BGA、LGA、QFN，只是把多颗芯片放进去。封装的形状、引脚排布，还是比较标准化的。

未来的AI眼镜SiP，可能会走向"异形定制封装"。

什么意思？就是SiP模组的形状不再是规则的方形或矩形，而是根据眼镜的结构来定制——可能是长条的、可能是弯曲的、可能是L形的，怎么省空间怎么来。

甚至，SiP模组本身就成为结构件的一部分——封装外壳就是镜腿的骨架，既承载芯片，又承担结构强度。

这听起来有点科幻，但技术上不是不可能。柔性封装、3D打印封装、异形基板，这些技术都在发展。当空间成为最稀缺的资源，封装就会从"标准容器"变成"定制化空间利用方案"。

其实这已经不是猜想了。该厂商展厅里那款某北美科技巨头眼镜的SiP模组，就是弧形的——完全贴合眼镜腿的弧度，不是方的。他们说这是NPI阶段就跟客户一起定的，模组形状完全跟着ID走。

该厂商的工程师还跟我聊了一个很有意思的判断：未来AI眼镜市场会分层。一头是全功能型，带显示，全能型，几千上万块；另一头是轻量级，纯感知+音频，千元级甚至百元级，类似当年公版方案催生山寨机到品牌百元机的路径。

不同层级的产品，对SiP的需求完全不一样。高端产品要极致集成、极致性能，不惜成本；低端产品要极致性价比，可能不需要那么高的集成度，但对成本极度敏感。未来的SiP厂商，可能也要分层——有的做高端定制化，有的做标准化、低成本方案。

还有一个趋势很有意思：芯片本身的集成度也在快速提升。比如某国内音频芯片厂商的新一代芯片，把SOC做得更全、更集成了。芯片集成度越高，需要的SiP就越少；但反过来，芯片越集成，对封装的要求也越高——热、可靠性、测试，挑战都更大。

所以这是一个双向演进的过程：芯片在往"大而全"走，封装也在往"系统级"走。两者会在某个点达到平衡——不是所有东西都要塞进一个封装里，也不是所有东西都要放在PCB上。最优解一定是分层的、分级的系统集成。

猜想四：从"封测厂做SiP"到"全产业链协同设计"

现在的SiP设计，主要是封测厂在做。终端厂商提需求，封测厂出方案。芯片厂提供裸片，参与度相对较低。

未来呢？我猜会走向"全产业链协同设计"。

芯片厂会更深度地参与SiP设计——芯片的I/O排布、功耗分布、热特性，都会跟封装一起优化。甚至，芯片厂会专门为SiP优化芯片设计，比如把I/O都放在芯片的一侧，方便SiP里的互连。

终端厂商也会更深度地参与——不只是提需求，而是从系统架构层面参与SiP的定义。因为SiP的决策，会直接影响整机的体验。

材料厂、设备厂也会参与进来——为SiP开发专用的材料、专用的设备。

SiP不再是某一个环节的事，而是整个产业链的协同创新。

猜想五：从"消费电子SiP"到"全行业SiP"

现在SiP的主要应用场景是消费电子——手机、手表、耳机、眼镜。但SiP的价值，绝不止于消费电子。

医疗设备：植入式医疗器件对体积和可靠性要求极高，SiP是天然选择。

汽车电子：自动驾驶的传感器融合、车载雷达，都需要高集成度的SiP。

工业控制：工业传感器、边缘计算节点，也需要小型化、高可靠性的SiP。

航空航天：卫星、探测器，对重量和体积的要求比消费电子更极端。

AI眼镜只是把SiP推向了前台，但SiP的终局，是成为所有电子系统的主流集成方式。就像PCB从大型机走向了所有电子设备一样，SiP也会从高端消费电子，逐步渗透到各行各业。

写在最后的思考

参观该厂商的时候，有一个场景让我印象很深。在他们的SiP实验室里，工程师在显微镜下调试一颗只有指甲盖大小的模组。那模组里集成了七八颗芯片，每一颗都比米粒还小。

我突然想到，人类做电子产品的历史，其实就是一部"集成史"——从真空管到晶体管，从晶体管到集成电路，从集成电路到SoC，从SoC到SiP。我们一直在做同一件事：把更多的功能，塞进更小的空间里。

AI眼镜，只是这个漫长历史中的最新一站。它逼着我们在更小的空间里做更多的事，也逼着我们重新思考"系统集成"这四个字的含义。

SiP不是终点。未来还会有更先进的集成技术——光互连、量子计算、生物计算……但不管技术怎么变，有一件事是不变的：在约束条件下求最优解，是工程永恒的主题。

而AI眼镜，就是这个主题在当下最好的注脚。

写在最后：每一代计算终端的更迭，都会重新定义"系统集成"的内涵。从大型机的背板布线，到PC的主板设计，到手机的SoC集成，再到AI眼镜的SiP重构——变化的是技术形态，不变的是"在约束条件下求最优解"的工程本质。