芯片设计软件龙头为何开始关心散热、机械和整车?

文｜《财经》主笔 尹路

编辑｜周源 刘以秦

2026年9月16日，在上海举行的2026新思科技开发者大会上，这家EDA（芯片设计自动化）软件的龙头企业，讨论的重点问题几乎都在芯片以外。展厅与论坛里反复出现的议题，不是晶体管尺寸或算法优化，而是芯片散热极限、晶圆翘曲、堆叠应力、车载电池与动力学匹配，以及整车软件在芯片回片前的虚拟验证。

新思科技总裁兼首席执行官盖思新（Sassine Ghazi）表示：“在设计新系统架构时，必须同时考虑机械效应和散热效应。”

新思科技成立于1986年，该公司2025财年营收约75亿美元，2026财年预期营收约96亿美元，最新市值约816亿美元，是目前全球排名第一的EDA解决方案供应商。

一家以代码、算法和芯片电路图为核心业务的软件公司，开始像工业工程部门一样思考。这反映了整个半导体产业焦点的转移：当芯片性能越来越取决于封装、散热、软件负载和整机环境时，芯片设计工具也就必须从电子学与逻辑世界，跨进热力学与机械工程世界。

物理极限与系统倒逼

芯片设计工具必须跨入多物理场，最直接的原因是芯片面临的热工与机械环境日趋严苛。

随着先进制程向埃米级继续演进，单纯依靠工艺缩小晶体管尺寸换取功耗与性能收益越来越难。

在先进制程成本居高不下的背景下，异构与3D集成就成了部分高性能系统的重要选择。盖思新将客户采用3D集成的最大价值总结为“灵活性选择”：客户不再局限于单一代工厂的某个工艺节点，而是将计算单元、存储单元等按需拆分，采用不同的工艺制程，再通过先进封装集成进同一颗芯片。

但这种架构灵活性一旦进入落地环节，就将面临严峻的物理挑战：2.5D封装主要通过中介层等结构横向连接芯片，例如台积电CoWoS-S采用硅中介层，CoWoS-R和CoWoS-L则引入重布线层；3D集成则包含多层单元的垂直堆叠，在极小体积内大幅缩短互连延迟，但也导致热量成倍聚集。

比利时微电子研究中心（imec）在2025年公布了一项针对3D HBM垂直堆叠在GPU上方的热仿真研究，发现未经优化的3D垂直堆叠方案会遭遇明显的热瓶颈。如果散热通道无法有效带走热量，芯片将被迫降频运行，堆叠带来的收益大打折扣。

除了散热，三维堆叠还带来了机械层面的风险。盖思新介绍：“多颗芯片进行堆叠，在高温环境下，晶圆和芯粒可能发生翘曲甚至开裂。”硅片、微凸块与基板材料的热膨胀系数存在差异，高温下的机械应力可能损害互连结构的可靠性。

2025年7月，新思科技收购了工程仿真软件巨头Ansys，2026年6月推出首批多物理场融合解决方案。这套方案并非两家软件的机械拼接，而是将Ansys的热、电磁与应力求解器嵌入设计流程中，使工程师在电路布线阶段就能观察温度和供电的影响。

整个EDA行业都在沿着相似的路径发展：Cadence收购了BETA CAE以及海克斯康旗下的设计与工程业务，补充结构力学与多体动力学仿真能力；西门子则推出Calibre 3D Thermal，并依托集团收购的Altair资产，强化芯片物理验证平台与热分析的衔接。

EDA头部企业的动作印证了行业的共同判断：对先进节点和高密度多芯片架构而言，把热、机械等物理变量引入设计，是保证芯片设计效率的必要前提。

数字孪生与虚拟验证

智能汽车和机器人所使用的芯片无需追求复杂的3D堆叠，但往往必须耐受高温差、强振动，并适应有限的供电与散热环境，对应的芯片研发早已无法遵循过去“芯片设计、外围硬件、整车（具身设备）结构各管一段”的传统分工。算法的实时负载、电池的供电波动与底盘的散热环境，正在强行拉平芯片与整车之间的研发边界。

新思科技全球副总裁兼中国区总裁姚尧在圆桌采访中表示，中国客户的关注焦点在转移，不再单纯盯住单点芯片的性能、功耗、面积优化，而是关注整体工程系统效率，即芯片、软件、AI（人工智能）模型与整个系统能否协同工作。

数字世界的AI更多遵循“加法逻辑”，算法多迭代一点、算力多堆叠一点，效果往往线性提升。而现实物理世界，呈现强烈的木桶短板效应。具身智能四大工程门槛：极低功耗约束、近乎零容忍的时延与严苛安全边界、开放环境建模，以及商业化必需的成本可负担性。任何一项机电、散热或通信时延的短板，都会严重制约大模型与芯片算力的发挥。

在大会演讲中，姚尧借用乘法比喻来阐释物理AI时代的系统规律：

物理世界带来的除了木桶效应，还有研发的高昂试错成本。盖思新在演讲中给出了一组数据，全球企业每年在产品研发上的支出约为1.7万亿美元，其中约90%消耗在物理原型开发阶段，而原型开发支出中约75%用于试错；他还称，60%的系统问题早在设计初期就已埋下。

为了降低这种试错消耗，新思科技的主要技术手段就是数字孪生。盖思新将复杂系统的数字孪生划分为三类：用于电子系统及其软件开发验证的电子数字孪生、用于结构与热流仿真的物理数字孪生，以及针对开放现实世界的环境数字孪生。

在传统依赖实物硬件的研发流程中，系统软硬件联调往往要在芯片回片之后，一旦发现底层架构或接口定义缺陷，就要面临高昂的返工代价与项目延期。而在本次大会上公布的理想汽车“马赫M100”芯片案例中，通过虚拟开发平台与硬件辅助验证，客户在芯片回片前完成约90%的系统软件与软硬件联调功能验证。

当然虚拟硬件环境下的软件功能验证无法取代完整的安全验证。放电性能、碰撞安全结构以及道路耐久测试，依然需要在专门的环境、台架和道路测试中进行验证。虚拟验证的价值，是在流片制造等待期内将绝大多数软件接口打通，从而显著降低回片后的联调风险。

智能体落地的真实账本

当设计需要综合权衡电路逻辑、散热、结构应力与整车环境时，设计方案的可能性呈指数级膨胀，EDA领域早在2020年就已经在设计流程中引入AI辅助。

从引入AI至今，大致经历了三个阶段：最早是2020年，AI主要用于参数优化；随后是协助查阅手册与编写脚本的代码助手；如今则是能自主完成多步骤任务的AI智能体。

新思科技目前已拥有超过30种任务智能体，并在设计前端展示了从规格定义到完成验证的全自主闭环流程；在与微软、AMD的合作评估中，智能体工作流在特定场景下将早期调试周期减少了25%至40%。

然而，面对生成式AI源于概率论的“幻觉”隐患，工程界对于把AI引入容错率极低的芯片工程始终保持高度谨慎。对于如何确认AI输出的可靠性，盖思新在回答《财经》提问时给出了明确的工程底线。

“在工程领域，AI不能建立在概率性的结果上，必须基于确定性的结果。我们不能因为AI给出的答案看起来足够好就直接采用。在进入制造阶段前，必须验证其结果是百分之百准确的。因此，无论AI发展到什么阶段，工程流程中的签核（Sign-off）不可或缺。”

他进一步补充：“我们不会允许智能体在未经验证的情况下自主做出决策并直接进入下一阶段。”

这里说的签核是在规定的工艺模型、极端分析工况与设计规则约束下，使用经过晶圆代工厂长期标定的工具，对设计进行合规检查，虽然并不能穷尽现实世界的全部物理状态，但是当前审查芯片设计的黄金标准。

在这一体系中，智能体扮演的是“设计探索者”的角色，而签核工具则是“安全阀”。人类工程师的职责也随之发生转变，将更多精力放在定义产品规格、监督以及为长期运行的自主智能体提供指导，不再将大量时间消耗在工具操作细节和脚本参数配置上。

但盖思新坦言，客户部署智能体面临的最大挑战并非对技术的信任度，而是“成本和算力”。他披露，在2027财年，新思科技自己用于Token（词元）消耗与算力资源的投入，较2026财年增长数倍。

智能体的高并发运算特征，正在改变EDA行业的计费方式：过去客户普遍购买固定用户数的多年期订阅许可，但智能体往往需要在极短时间内并发调用海量软件资源以完成多方案验证，新思科技为此推出了“多年期基础订阅+软件使用量计费”结合的混合模式。

事实上，按使用量付费并非AI带来的全新产物，早在2022年芯片设计公司就开始支持按需结算的付费模式；当下的变化在于，智能体的频繁高并发调用使这种付费模式越来越重要。

通过AI智能体前置验证追求“首次设计即成功”，以降低二次流片的风险，但这带来的收益能否覆盖新增的计算与工具开销，仍有待现实检验。盖思新承认“目前行业对于投入效率、效果以及投资回报率，还没有完全清晰的答案”。

中国市场是这种从芯片外溢到系统的主要试验田。

姚尧在演讲中引用了一项中美AI生态的对比研究，他概括道：“美国AI长在大学，中国AI长在工厂。”中国拥有完整的新能源汽车、智能终端与工业制造体系，国内客户对方案能否在“既定成本、既定功耗和既定时间”下落地有着极为务实的诉求。

姚尧在总结落地挑战时表示：“对很多企业来说，真正的挑战不是有没有工具，而是能不能让不同团队更早协同、更早发现问题、更早达成最优解。”当芯片团队、软件团队与整车团队依然固守流程壁垒时，单纯采购几套融合工具并不能带来效率跃迁。

一家芯片设计工具公司，越来越关心散热、机械和整车，主要是因为：先进工艺与三维堆叠让功率密度逼近物理极限，温度直接反作用于时序收敛与电路寿命，不解决散热问题就无法交出可用的芯片；垂直堆叠与先进封装让热应力与晶圆翘曲成为架构设计的重要风险，电子设计与材料力学不得不绑在同一张图纸上；汽车与具身设备已成为最复杂的物理AI容器，客户的最终交付物不再是一块裸片，而是一个软硬件咬合、必须在动态物理环境中稳定运行的系统。

半导体产业并没有离开微观的硅片，而是硅片已经生长进物理系统内部。EDA工具从追求在方寸之间把晶体管和排线安放准确，到如今帮助工程师让复杂的智能系统在物理世界顺利落地，这是半导体工业在后摩尔时代穿越物理极限的必然选择。

责编 | 要琢

题图来源｜视觉中国