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AI定制NAND竞赛开打,存储巨头押注细分赛道;长鑫新架构最新进展;传英特尔、高通、AMD接力调涨CPU价格
【每日热点速读】
1、瞄准AI存储差异化需求，NAND闪存加速走向定制化
2、SK海力士推出突破通用CPU限制的H-TPU
3、新架构最新进展！长鑫预计年底推出4F² DDR5 RDIMM
4、晶圆代工成本推涨CPU，英特尔、高通、AMD接力调价
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瞄准AI存储差异化需求，NAND闪存加速走向定制化
随着全球大型科技公司开发各种架构以最大限度地提高人工智能数据处理效率，对能够满足多样化需求的NAND的需求也在不断增长。
据韩媒援引业内人士消息，为满足多元化需求的战略，三星电子正在内部研发三种类型的z-NAND闪存， 除已公开展示模型的zNAND-O外，还包括zNAND-T和zNAND-I，分别优化吞吐量与随机性能。
zNAND-O：为端侧AI而生
zNAND-O中的“O”指On-device（设备端），是一款专为设备端人工智能设计的产品。与传统的通过引线键合将数据传输到芯片外缘的方法不同，它采用硅通孔技术将NAND层堆叠成4层或8层。这缩短了数据传输路径，从而提高了速度和能效。
zNAND-T：瞄准高吞吐量
zNAND-T的“T”代表“Throughput”（吞吐量），其概念类似于闪迪和SK海力士提出的HBF，即面向数据中心AI半导体需求，优化读写带宽表现，并采用TSV堆叠NAND Die。特点是最大限度地提高带宽，以满足高容量、高性能AI数据中心的需求。
zNAND-I：主打高IOPS
zNAND-I的“I”是象征随机性能的IOPS（每秒输入/输出操作数）的简写，强调少量数据频繁读写操作中的表现，最大程度地提高了IOPS。虽然更宽的带宽允许一次性处理大量数据，但是更高的IOPS意味着每秒完成更多的数据I/O操作。这也正是高IOPS NAND在人工智能推理领域越来越受欢迎的原因——在AI推理过程中，例如KV Cache，需要频繁处理低容量的临时数据。
据悉，SK海力士也在开发下一代AI NAND定制产品。2025年10月，SK海力士曾展示了下一代NAND闪存产品战略，包含三款“AIN（AI-NAND）系列”产品：AIN P（性能）、AIN D（密度）和AIN B（带宽）。
AIN P（Performance）是一款专为大规模AI推理环境中海量数据的输入与输出而打造的高效解决方案。该方案通过最小化AI运算与存储之间的瓶颈，显著提升了处理速度与能效。SK海力士正在以全新架构重新设计NAND闪存与控制器，并计划于2026年底推出样品。
AIN D（Density）是一款旨在以低功耗、低成本实现海量数据存储的高容量解决方案，特别适用于AI数据的存储。相较于现有基于QLC的TB（太字节）级的SSD，AIN D可将存储容量提升至最高PB（拍字节）级，同时兼顾SSD的高速性能与HDD的经济性，成为一种中间层存储产品。
AIN B（Bandwidth）是一款通过堆叠NAND闪存以扩大带宽的解决方案产品，该产品采用SK海力士‘HBF’技术。
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SK海力士推出突破通用CPU限制的H-TPU
据韩媒ZDNET报道，SK海力士近日推出H-TPU架构，该架构通过按功能拆分处理器来最大限度地提高效率，从而克服了笨重的通用中央处理器 (CPU) 的功耗和面积限制。
据悉，H-TPU并非执行AI计算的张量加速器，而是一款专用于控制SSD数据平面和处理事务的可编程处理器。其关键特性在于摒弃了依赖单个大型通用CPU的传统方法；相反，它将控制功能细分，并将处理器分解为功能单元，分布在数十个小型TPU集群中。该架构通过按功能拆分处理器来最大限度地提高效率，从而克服了通用CPU的功耗和面积限制。
H-TPU采用简洁的四级流水线，不包含超标量或乱序执行单元，其面积仅通用CPU核心的1/25左右，功耗也只有通用CPU核心的1/25左右。仅启用写入等特定任务所需的功能模块，未使用的模块会切换至最低功耗模式，能够大幅削减控制器的整体功耗。
此外，SK海力士预计，以H-TPU为中心的控制器创新与作为下一代存储器出现的HBF（高带宽闪存）相结合，将产生强大的协同效应。
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新架构最新进展！长鑫预计年底推出4F² DDR5 RDIMM
长鑫存储4F² DRAM架构研发近期取得关键进展。该公司总裁曹堪宇博士近日全面介绍了长鑫存储在DRAM器件、4F²架构及混合键合等方向的技术探索与积累，并官宣预计年底将推出融合了上述先进技术的新一代DDR5 RDIMM产品。
长鑫的4F²架构，最核心的特色是在DRAM存储阵列晶体管上的创新，即自研的VSG（Vertical Surrounded Gate）晶体管。VSG晶体管采用了垂直包围沟道结构，能实现更强栅控，解决漏电与短沟道效应痛点，同时竖立的晶体管也助力面积微缩，提升存储密度。
短沟道效应是传统水平结构晶体管随制程微缩必然出现的问题，会导致器件阈值电压漂移、性能不稳定；而漏电问题对DRAM的影响则更为核心：DRAM的存储单元依靠电容存储的电荷多少来区分逻辑“1”和“0”，电容能否留住电荷直接决定了DRAM能不能正常工作。如果漏电过高，电容的电荷会快速流失，还没到定期刷新的时间点，电荷就已经少到无法被正确识别，会直接出现数据错误，甚至引发系统崩溃。为了缓解漏电，行业常规做法是提高数据刷新频率，频繁给电容补充电荷，但刷新操作本身会额外消耗功耗，还会挤占内存读写带宽，拖慢响应速度，反而拉低了内存的整体性能功耗比。
目前DRAM行业内主流的架构是6F²架构。6F² 是衡量 DRAM存储单元面积的一个核心指标。在DRAM芯片设计中，一个存储单元通常由一个晶体管（1T）和一个电容器（1C）组成。F（最小特征尺寸）代表晶圆制造工艺中光刻技术能实现的最小线宽或间距。4F² 意味着每个单元仅占 4 倍最小特征尺寸的平方，因此单位面积内的晶体管数量会增多，实现了存储密度的提升。
目前长鑫并未公布即将推出的DDR5 RDIMM的规格信息和发布时间。然而，DDR5 RDIMM作为服务器市场的主流配置，其应用环境对产品的性能指标、运行稳定性及兼容性提出了极高要求。长鑫将4F²架构的首代产品定为DDR5 RDIMM，将直面服务器内存领域极高的技术与工程壁垒。
与消费级低功耗内存产品不同，DDR5 RDIMM的技术难度在于，它面对的是一套完全不同的“生存法则”：必须支持服务器7×24小时不间断运行，能经受带电热插拔的电压冲击；必须与不同厂商、不同代际的CPU和主板完成数百项严苛的兼容性测试；更要高速传输时，确保信号在较长的模组走线上不衰减、不误码。可以说，消费级内存追求的是“跑得快”，而服务器级RDIMM追求的则是“一直跑、不出错、在哪里都能跑”。每一项要求，都是对技术能力的极限考验。
随着长鑫存储长期的技术沉淀逐步转化为实际落地的产品，其在器件与基础架构上的前瞻性布局正愈发清晰。目前，长鑫在核心架构上已具备与海外友商同台竞技的实力。更重要的是，新架构也将带来从设计、工艺、设备、材料等多个环节的协同创新，带动国产存储产业链变革。新的集成方式，不仅服务于当下，更为未来衍生出更多前沿存储产品提供了广阔的创新空间。
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晶圆代工成本推涨CPU，英特尔、高通、AMD接力调价
AI、手机及高性能运算产品抢夺台积电3nm产能，2nm进入量产爬坡阶段，单位晶圆和设计成本随之走高。AI PC、服务器需求及先进制程成本正共同推升CPU价格。近期，供应链消息传出，英特尔、高通、AMD相继上调CPU售价。
英特尔自去年底以来已三度调涨处理器价格。供应链透露，9月1日起英特尔对不同产品线进行差异化调价：Panther Lake高阶产品涨幅最大，达15％至20％；Meteor Lake、Arrow Lake调涨约5％至10％；Alder Lake、Twin Lake调涨10-20%。其中，Panther Lake并非全系列同步涨价，本波调整集中在使用台积电先进制程的高阶GPU tile产品。这也表明晶圆代工成本对CPU最终报价的影响正在提高。
高通Snapdragon X／X2 Elite等平台则自10月起调涨约10％。业界认为，随着高通从手机SoC领域向PC、边缘计算和其他高性能计算市场延伸，其CPU、GPU、NPU规格不断提升，对先进制程与封装的依赖也日益加深，进一步推高芯片成本结构。
此外，AMD也传出准备调整部分CPU价格的消息，可能是Ryzen和EPYC等涨价约10%，不过实际涨幅、范围和生效时间都仍待进一步确认。据悉，AMD的Ryzen和EPYC均高度依赖台积电先进制程，新一代EPYC更向2nm推进，先进制程、先进封装及晶圆成本上升，都将成为影响其未来报价的重要变量。
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