【AI】GAA晶体管技术

Gate-All-Around（全环绕栅极）

GAA（Gate-All-Around）是FinFET静电控制触及天花板后，用栅极四面包裹水平堆叠纳米片/纳米带，重新夺回短沟道电场控制权的下一代晶体管架构。

一、底层原理：静电控制是核心

晶体管栅长越缩越短，漏极电场穿透沟道直接拉低源端势垒，导致DIBL（关态漏电暴涨）、亚阈值摆幅恶化、阈值电压离散。FinFET栅极包裹硅鳍顶面和左右两面，底面碰不到——到3nm节点，这个"碰不到的底面"成了漏电主通道，Fin厚度也压到物理极限。GAA的解法：栅介质+金属栅完整包裹每层水平硅沟道的四个面。先交替外延Si/SiGe多层，选择性刻蚀掉SiGe使Si薄片悬空，再ALD沉积高k介质和金属栅四面环抱。Intel RibbonFET用4层纳米带，三星MBCFET用3层纳米片，台积电N2用3-4层混合方案。

GAA还有一个AI时代的关键红利：FinFET的驱动电流靠增加鳍数（离散整数跳变），而GAA纳米片宽度可连续调节，同一单元高度内灵活调电流，对AI芯片多样化的标准单元库非常友好。不过层数不是越多越好——4层比3层驱动更强，但外延均匀性、刻蚀、栅填充、良率难度同步上升，是PPA权衡而非单纯堆料。

二、解决了什么，解决不了什么

解决的：恢复亚14nm栅长下的静电控制，抑制漏电，允许VDD压到0.45-0.5V；打破鳍数离散约束，释放设计自由度；维持摩尔定律密度提升路径；为后续CFET铺垫基础。

解决不了的：寄生电阻/电容问题更严重（纳米片极薄、接触面积小），Intel PowerVia背供电本质就是补这个坑；迁移率衰减和量子限制效应仍在；成本爆炸（EUV、外延、选择性刻蚀、ALD、内侧墙工序远多于FinFET）；它只是器件架构，互连、电源、热、封装瓶颈独立存在。也就是说：GAA解决了"栅控不够"这个最底层瓶颈，但把瓶颈转移到了寄生、集成、良率、供电互连上。

三、护城河有多深

基础原理专利门槛不高，IBM/IMEC早年大量论文，各家选不同实现路线，交叉许可博弈，很难靠一两个专利锁死对手。真正的护城河是四层复合壁垒：

• 材料+特种设备（最硬）：Si/SiGe超晶格外延、高选择比刻蚀、内侧墙、窄间隙ALD——依赖AMT/TEL/LAM定制设备，没有成熟存量可改，这是国内最大卡点。
• 工艺集成与良率（最耗时）：每层厚度、Ge组分、释放形变、栅填充空隙互相耦合。不是做出一个TEM好看的器件就行，是几十万片晶圆长期稳定高良率。台积电N2良率优势本质是几十年FinFET的SPC能力迁移。
• DTCO+EDA+标准单元库生态：GAA的三维器件模型、标准单元库必须与Synopsys/Cadence深度绑定，客户不会为新工艺单独重做全套IP和验证，生态锁定极强。
• 配套系统工艺协同：Intel绑PowerVia、台积电绑CoWoS/SoIC、三星绑自家HBM——只抄晶体管不配套供电和封装，PPA大打折扣。

短期3-5年硅基纳米片GAA是唯一量产路线，CFET和二维材料FET离量产很远。护城河不是"一个秘密结构"，是整套制造生态。

四、国内外竞争格局

三星：全球首个GAA量产（2022年3nm），路线是少层数加宽单片拿电流，激进首发但良率波动大，代工客户生态弱，被迫打折抢单。

台积电：不抢首发，良率和客户优先。N2用3-4层混合纳米片+NanoFlex可变宽度，FinFET时代积累的缺陷控制和CoWoS封装+苹果/英伟达/高通生态，良率显著领先，是AI芯片首选GAA工艺，商业胜率最高。

Intel：4层Ribbon+PowerVia背面供电一步到位，器件+供电同时重构，差异化最强但工艺复杂度最高，良率爬坡周期更长，赌长期PPA红利。

中国大陆：中科院微电子所等院所器件论文和TEM样片都能做，器件物理层面不缺理论。中芯国际公开路线仍以FinFET为主，GAA处于预研阶段，卡点在EUV、外延、选择性刻蚀、ALD全套设备材料供给链。概伦/华大九天的EDA已支持GAA建模，但没有量产晶圆厂数据闭环。

国内现状一句话：能在实验室做出GAA晶体管，但无法形成稳定、高良率、有商业竞争力的代工平台——差距是完整制造链条，不是一篇论文或一个器件结构。