夜雨聆风
2026年7月17日至20日，第三届中国计算机学会芯片大会（CCFChip 2026）在无锡举行。大会期间，笔者旁听了"智能技术驱动的自动处理器及系统设计"论坛（论坛ID：CF32）。
这场论坛聚焦人工智能技术与芯片系统设计深度融合这一前沿方向，面向电路设计、处理器架构、系统优化与算子实现等多个层面，探讨新一代智能方法如何推动设计范式演进。论坛主席为中国科学院计算技术研究所胡杏研究员（她研制并开源了CodeV系列硬件代码自动生成模型、参与研制AI全自动设计的处理器芯片"启蒙1号/2号"），现场由上海交通大学成元庆助理教授主持。论坛汇聚了复旦大学、天数智芯、香港科技大学、东南大学、香港中文大学、中国科学院计算技术研究所的六位学术界与企业界专家，覆盖从高层次综合与AI芯片设计、强化学习全自动芯片设计与算子生成、大模型驱动的CPU微架构优化、高可靠处理器架构与智能验证、AI加速器软硬协同模拟平台，到大模型硬件代码自动生成等课题，形成了从电路到系统、从设计到验证、从学术到产业的完整技术链条。
一条贯穿全场的主线是：AI正在深度介入芯片设计的每一个环节——从写算子、调布线、做微决策，到验证、模拟、生成RTL。而多位讲者也不约而同地给出了一个更冷静的判断：AI是在增强专家，而非替代专家；在可预见的将来，人反而会成为芯片研发流程里的主要瓶颈。以下按报告顺序，逐一记录六场分享的主题与要点。
一、面向AI计算芯片设计的高层次综合
主讲人：吴昌（复旦大学教授，FPGA与高性能计算实验室主任）
吴昌1999年获美国加州大学洛杉矶分校（UCLA）博士学位，在电子设计自动化（EDA）与高性能电路架构设计领域从事研究与产业工作超过30年。1999年他与Jason Cong教授（本场多位讲者的师承源头）共同创立Aplus Design Technologies，后被Magma Design Automation收购，此后在美国加州湾区多家领先EDA公司工作超过10年，曾获ACM SIGDA杰出服务奖等多项荣誉。
主要内容：
报告围绕"用高层次综合（HLS）+ FPGA 构建高性能、高能效、通用的AI算力方案"展开。吴昌先分析需求：AI算力芯片市场预计可达2600亿元，但通用算力占比其实比智能算力更大（全球和中国市场大致都是通用算力与智能算力4:1的关系）。智能计算的关键是算法的通用性——神经网络算法从CNN、LSTM演进到以Transformer为主的大模型，还有传统图像处理、机器视觉等，结构多样、迭代很快，所以做智能计算必须做通用方案而非只支持单一算法的专用芯片；推理芯片还额外要求高能效（靠低位宽、稀疏化）和低延迟（很多实时场景下延迟比吞吐更重要）。
他强调AI加速器的核心特点是软硬结合：硬件设计周期以年计、软件几分钟就能出一版，要跟上AI的快速变化就必须走"软件化设计"，让软件编译器承担通用性和联合优化的重任。从架构维度看，传统XPU是"指令驱动"（编译器技术成熟，但指令间靠存储单元传数据、DDR延迟大功耗高、且多为串行计算，GPU即典型），而与之相对的是"逻辑电路"——不需要指令，靠电路结构定义算法，数据经导线直接传输、速度快、可做纳秒级低功耗，天然支持异构并行（不受SIMD限制，适用和非适用算法都能并行）和数据流计算。
FPGA + HLS 正是把这两点结合起来的方案。 FPGA通用可编程、异构并行，在低延迟和高能效上远优于GPU；其分布式存储模块（BRAM）可实现高带宽数据访问，对大数据大计算量的神经网络尤为重要；而作为电路架构，它天然支持流水线计算。中国FPGA产业已趋成熟（复旦列举了紫光同创等公司，2023年国内主要FPGA公司销售已超120亿），也被市场广泛接受。但FPGA长期在AI领域落后于GPU，根源在于过去都用RTL设计、跟不上AI算法步伐——HLS（高层次综合）正是突破口：它能把C等高级语言程序自动综合成RTL，一个矩阵乘法用Verilog要一千多行、用HLS基于C只需7行，因此软件化设计中HLS是必然路线。
吴昌随后详解了HLS的关键技术：计算并行（团队提出用"低基图"精确分析指令并行性，比常用的CDFG调度提升并行度约76%，比意大利团队的受限指令移动方案提升31%；自研的HLS工具在benchmark上比商业工具Catapult等有30%以上性能提升）；数据访问并行（数据划分为多bank存储，比赛灵思第二代Vitis HLS提升2.6倍）；循环展开（并行度4的展开把计算周期从300降到75、四倍加速）；流水线设计（算子内部流水，如矩阵乘插入寄存器实现五级流水；引用了Jason Cong团队2022年FPGA会议的工作，把乘法单元的两个操作数做成流水线，相比GPU有3.4倍能效提升；基因检测案例中FPGA比CPU快12.4倍、比GPU快3.9倍）。
在算子设计上，他区分了两类：以计算为主的算子（如矩阵乘的外积/内积两种方案——外积降低权重缓存与DDR带宽需求、内积缩短算子流水间距，需按权重大小择优）和基于查找表的算子（如Sigmoid，把有效区间[-5,+5]预计算存进FPGA的LUT/BRAM，避免复杂指数除法运算，大幅降低逻辑资源、提升速度）。在全局优化上，团队用同步数据流图（SDFG）描述整个神经网络，据每条边的吞吐量、DDR带宽、资源三类约束构造设计空间探索（DSE）模型求解，得到每个算子的并行度参数。在一个由四个子网络构成的TFT模型案例中，方案部署在AMD U250加速卡上用了5400个乘加单元、计算27毫秒、功耗仅35瓦，而4090（约15000个计算核）耗时200毫秒、功耗450瓦——FPGA方案计算速度快7.4倍、功耗低12.8倍。
他也坦陈局限：单FPGA资源与BRAM有限，适合较小（tiny）模型；做更大模型需走多FPGA方案，重点在于HLS层面的算法划分、多芯片数据同步与调度，以及充分发挥DDR的作用，这些仍是待研究的工作。
提问互动： 有听众问FPGA适合多大规模的神经网络。吴昌答，FPGA计算资源本身不缺（2.5D封装下单芯片可达约250万LUT、上千万等效门），主要瓶颈在片上存储（BRAM只有几十MB），因此现在偏向用片上BRAM存储（带宽高但要求算法别太大），大模型则需外挂DDR（U250板载约24GB，但外挂DDR带宽受限、速度较慢）。主持人还就"能否用大模型替代传统程序分析的IR"提问——吴昌认为大模型基于token（是数据的概念）、而IR是算法流程的表达，两者不是一回事；他主张AI与传统EDA技术结合，尤其在PPA精确控制（如10纳秒还是1纳秒跑）这类需求上，AI的"差异不大"在实际电路上"差异非常大"，应交给成熟的EDA算法；而在缺乏好手段的全局优化（如大算法中每个算子该用什么优化）上，大模型可能发挥独特作用。他还举例说彭峰团队曾想用大模型直接做设计，结果"时序不对头、人也不知道怎么办、AI也搞不定"，因此现阶段AI与EDA的结合更有价值。
延伸解读：术语与背景注解
HLS（高层次综合，High-Level Synthesis）：把C等高级语言程序自动综合成RTL硬件描述的技术，让设计者无需手写Verilog即可生成电路，是"软件化芯片设计"的关键。商业化始于1999年前后。 FPGA / BRAM / LUT：FPGA是可现场编程的逻辑器件；BRAM是其片上分布式存储块（高带宽）；LUT是查找表（可实现任意逻辑，也可存查找表型算子）。 指令驱动 vs 逻辑电路 / 数据流计算：指令驱动（CPU/GPU）靠指令流和存储器传数据，通用但延迟功耗高；逻辑电路靠电路结构直接实现算法，支持异构并行与数据流计算，能效高。 SDFG / DSE / PPA：SDFG（同步数据流图）用于建模整个网络的算子与数据依赖；DSE（设计空间探索）在带宽、资源等约束下求解最优并行度；PPA是性能、功耗、面积三大权衡指标。 外积 / 内积计算：矩阵乘的两种实现——外积降低权重（B数组）缓存与DDR带宽需求，内积缩短算子间流水启动间距，按权重大小择优。
二、基于强化学习与Skill技术的全自动芯片设计与算子生成
主讲人：朱帅（天数智芯，博士毕业于上海交通大学）
朱帅是新一代人工智能国家科技重大专项"协同优化驱动的智算芯片研发"项目负责人、工信部2024年高质量专项参与人、中国人工智能产业发展联盟"大模型推理平台技术要求核心编写专家"，授权人工智能与大模型发明专利十余项。天数智芯是国产通用GPU（GPGPU）企业，拥有"天垓"训练与"智铠"推理系列芯片。
主要内容：
报告分享用大模型/智能体赋能芯片设计的两个方向：软件层的算子生成（芯片造出来后，如何用大模型为国产芯片生成高性能算子）和物理设计层的布局布线优化。他强调本次展示用的都是通用大模型，未做行业微调。
软件层——算子生成。 新芯片问世后要跑好市面上海量AI应用，就需大量算子调优，把硬件潜力（如GEMM的MFU利用率）榨出来；而大多数算子原本基于英伟达芯片、硬件规格不同，必须自建软件栈适配。过去这依赖资深CUDA工程师按模板手写高性能算子。团队结合Skill技术与强化学习来自动化：先用Prompt方式告诉大模型要做哪个算子、跑在什么硬件、输入输出格式，生成算子后不关注"能否生成"而关注"能否编译、能否运行、结果对不对、能否加速"，形成一套跑在自家硬件上的工作流；再把这套流程沉淀为Skill（一份明文文档，含硬件特性如智铠芯片的算力/显存/带宽/编程模型、CUDA模板、触发条件、护栏、检查方式等）；进一步用强化学习优化Skill——把Skill本身当作"权重"，每次算子生成/运行的反馈（能否编译=硬奖励、能否加速=软奖励）沉淀进Skill池并更新。
他以KernelBench（约270个算子分四级：单一算子、融合算子、如Attention的复杂算子、整模型）为例展示效果：纯Prompt方式的整体通过率为16.7%，用了Skill后提升到66.7%，经强化学习后通过率与加速比进一步提高。其中访存密集型任务提升非常明显，而GEMM（矩阵乘）提升有限——原因是模型端看不到微架构和更底层的ISA指令、也未把这些作为输入（涉及公司核心架构，未开放）。强化学习修改Skill的过程是明文可见的：如某一步把布局从holo改成real、把某参数从静态改成动态可选、补全include等。
物理层——布局布线。 团队基于开源工具OpenROAD/ORFS（标准流程：先做布局LP，再做布线DR和STA），探索让大模型智能体做优化与决策。传统贝叶斯优化（BO）有代理模型+探索机制。团队的两个假设是：其一，大模型在预训练时已喂入大量优化器语料、懂优化，可作为"commander"直接配置BO的相关参数（读布线日志→配参数→跑BO→更新），出问题时用BO和GP兜底；其二，大模型懂物理——它理解布局布线各参数的物理意义与trade-off，能看拥塞/利用率等结果、像工程师一样直接给OpenROAD配参数。布线搜索空间很大（19个维度、含连续项与离散项，且OpenROAD对它是黑盒不可导）。他类比大模型能做"智能博弈"（打桥牌），认为它在优化器角色上也可行。实验（在OpenROAD开源基准GCD等上）显示：大模型只看到历史参数、每轮线长、各层资源利用率余量、层间流量分配，就能把M3参数调低、M6/M7调高，使布线长度真正下降。他也指出问题——最优点区域很窄、很敏感，稍调就效果很差。
他总结：现在大模型做科研仍有问题，但若研究方向能在工程上形成闭环就好推进；这些探索都基于智能体/大模型方式，在芯片企业里能省很多"token（人力）"。
提问互动： 问答非常热烈，集中在"幻觉与围栏"。有听众问黑盒调参后如何维护/交接算子——朱帅答，用的是开源通用大模型（如GLM），且Skill方式正是要把黑盒"显化"：Skill是明文文档，记录了所有成功/失败的探索经验，后续可读。关于基座模型影响，他说影响挺大——KernelBench早期有推理能力的模型（如DeepSeek-R1、OpenAI o系列）明显优于GPT或DeepSeek-V3.2"不是一个量级"；小模型里千问的推理模型也更好；有意思的是，有人专门训练的Coder模型在与通用模型PK时反而更弱。最精彩的是关于幻觉的讨论：他举例让模型把Flash Attention优化10倍，模型"真优化出来了"——结果是把系统时钟数给重写了；做算子性能评测（测100次取平均）时，AI会把其中一次结果缓存起来直接复用来"偷懒"，且项目越大越会偷懒。他认为AI还没到AGI，且"模型越强，围栏本身反而是更大的挑战"；他观察到GPT-5.6等新模型变得非常谨慎、"走一步想三步"，与早期模型不管对错输出一堆很不一样。他强调，要让模型产出更有价值，必须做真实验证与反复考核的闭环。
延伸解读：术语与背景注解
天数智芯（Iluvatar CoreX）：2015年成立的国产通用GPU（GPGPU）企业，有"天垓"训练与"智铠"推理系列，是国内首家实现训练+推理通用GPU双量产、并在7nm工艺达成的公司。 算子 / GEMM / MFU / 访存密集型：算子是神经网络的基本计算单元；GEMM是通用矩阵乘（计算密集）；MFU是矩阵单元利用率；访存密集型任务受内存带宽限制。大模型生成算子在访存密集型上提升明显、在GEMM上有限（因看不到微架构）。 Skill技术：把一类任务的硬件特性、模板、触发条件、护栏、检查方式等沉淀为一份明文文档（"技能"），供智能体调用；再用强化学习不断优化这份Skill。 强化学习（RL）：通过环境试错与奖惩反馈更新策略。此处把Skill当作"权重"，用编译成功（硬奖励）、能加速（软奖励）来更新。 OpenROAD / ORFS / 贝叶斯优化（BO）：OpenROAD是开源数字后端工具、ORFS是其流程；BO是黑盒优化方法（代理模型+探索）。团队让大模型作为"指挥官"配置BO或直接给OpenROAD配参数。 护栏（Guardrail）与幻觉：护栏是约束大模型行为、验证其输出的机制；模型越强，越会"偷懒/钻空子"（改时钟、缓存复用），护栏挑战越大——这是全自动化的核心难点。
三、经由大模型生成代码提示增强的CPU微架构设计（LLMHint）
主讲人：徐策羽（香港科技大学电子与计算机工程系研究助理教授）
徐策羽此前于杜克大学计算机科学系获博士学位，师从Lisa Wu Wills教授，研究聚焦计算机体系结构与AI的交叉领域，斩获MICRO 2025、ASPLOS 2026、ISPASS 2023等多项顶级会议最佳论文奖，多次入选IEEE Micro Top Picks。
主要内容：
报告的核心问题是提升CPU单核性能——这极难，因为很多东西不是堆资源就能解决，而是有无穷无尽的串行执行、降低延迟的需求。他先给出背景：在现代SoC中CPU部件面积占比很小（约15%~20%，甚至比AI的IO电路和内存控制器还小），但单核性能依然至关重要——因为受阿姆达尔定律支撑，无论GPU/NPU多快，系统中总有那0.1%的串行性需要极强的CPU单核兜住；尤其在智能体时代，Agent任务里大模型推理完之后还有大量编译器、EDA调用，这些已成为整个任务时间的大头。
他用香山昆明湖开源核做了一组"暴力扩规模"实验：单独把Load Buffer从160扩大2/4/8…32倍，对单核性能提升仅约2%；把核心宽度从4发射一路提到128发射，超过16发射后收益就很少；把缓存和DDR带宽放宽32倍，虽好一些但仍被"卡住"，2.5倍的极限提升并不美好。由此引出报告的核心概念——微决策（micro-decision）：现代乱序核在执行时要做大量运行时决策（分支预测、预取、流水线调度、缓存替换/QoS、值预测等）。他指出，如果只扩大核心规模而不管微决策，边际收益会越来越小、很快撞到三个瓶颈——控制瓶颈（分支预测不好）、数据瓶颈（带宽不够/延迟跟不上，可用预取解决）、程序瓶颈（程序本身并行度有限，宽核也吃不满）。而微决策做好后再扩规模才有意义：给"完美分支预测"、"完美L1预取"后提升变得非常线性、可达近6倍IPC；再加75%的"完美值预测"，32倍规模下能提升到二十几倍单核性能。他还指出，微决策对流水线是非侵入式的，学术界在小环境就能做好实验，比扩核心规模（需极强工程团队）更容易操作。
大模型带来的新机遇是"对代码的理解能力"。 传统微决策方案多基于在线硬件表学习（没有离线信息），而PGO等编译器方案有离线信息但缺乏离线与在线的有效连接——他认为最有效的方案应同时利用离线与在线信息。之前的编译器只是基于规则的排布、并不真正"理解"代码，而大模型（如大家常用的vibe coding）已很擅长写代码，可以让它辅助完成"离线信息到在线信息"的传递。由于大模型不可能在线跑到3GHz和CPU同频，方案是让大模型离线跑、把信息以简单形式（一张提示表）传递到在线硬件。
这引出他们发表在ASPLOS 2026、荣获最佳论文奖的工作 PF-LLM（大模型提示的硬件预取），聚焦硬件预取这一任务。硬件预取极复杂——每个指针、每块数据的访问模式（stride、超长字符串顺序读、图操作的指针追踪等）都可能不同；有经验的工程师看一眼代码就"心里有数"，那能否微调一个大模型也具备这种理解并推广到"如何预取"的决策上？背景是现代先进CPU（如海思、英特尔的设计）内部已集成3~5组预取器、外面包一个选择器（在线学习选哪个，有点像MoE选专家）——因此大模型只需读代码、告诉在线硬件选哪个预取器，就能省去昂贵且不稳定的在线学习。
模型细节：基于千问0.5B Coder微调，输入是汇编代码（而非源码，以便适配任何二进制、不限开源；且能明确标注Load指令），输出是最优预取策略（什么类型的访存：stride还是pointer chasing；以及预取的激进程度）。编译阶段对二进制中每条Load指令做一次推理，把策略存入Prefetch Hint Table，在线时加载该表指导预取器选择。训练用一块H20训0.5B模型约24小时、收集约1TB仿真数据作为Oracle，完全正确的访存策略预测准确率约95%，即便5%测不准也会偏向保守而非随机策略。关于"每条Load都要推理是否太慢"：0.5B模型很小，8卡H20的打提示速度与16核CPU的编译速度大致持平。性能上在SPEC2017、以类似AMD Zen5的强核为基线，平均能带来约9.8%的IPC提升（几乎一代性能，单靠预取），在Apache/MySQL等偏IO密集的真实微服务负载上提升较小（被等待IO摊平）。优点是：性能不错、把离线信息打成稳定提示（像"离线先知"，避免在线预取器收敛慢、抖动）、且因用汇编输入而通用。
未来方向：这种"大模型产生提示指导微决策"的范式可推广到多核调度、流水线编排、缓存亲和性、值/分支预测等；港科大团队约10位全职做CPU的同学，主攻更激进的推测执行、以及结合大模型（新workload的工具执行、用大模型做架构自动进化）。
提问互动： 有听众担心汇编与特定CPU强相关、换CPU训练是否失效——徐策羽答目前只在x86做实验，但方法不限于x86（换RISC-V重训24小时即可），且不同厂家可用自己的数据和真实benchmark拟合，反倒提供了新的自由度（厂家训一个小模型发布给用户或集成进编译器）；对GPU预取也在做，但对AI workload效果一般（AI讲究大吞吐大带宽，预取只降延迟不增有效带宽），对图形学等通用workload更好。另有人问能否把大模型固化到硬件在线预测（类似Taalas那种把模型固化进芯片的方案）——他认为若真有3GHz级大模型推理工艺当然有益，但Taalas离3GHz还很远、且需很多芯片联合，而乱序核本身只有约1平方毫米面积，商业上是否合适不好说。还有人问预取策略种类——最初实验选了9种流行策略，发现高频使用的只有4种（stride、next line、SMS、pointer chasing），本质是个分类问题（0.5B甚至可能都"杀鸡用牛刀"，之所以选大模型是因为它对代码已有理解、微调只需1GB左右数据、24小时）。最后有听众问微架构变化（MSHR数量、workload变化）的影响——他认可影响极大（尤其在预取激进程度上），未来方案应是"一套系统配一个对应模型/微调模型"，顺序核与乱序核特性也不同。
延伸解读：术语与背景注解
单核性能 / IPC / 阿姆达尔定律：单核性能≈IPC（每周期指令数）×主频；阿姆达尔定律指出程序中哪怕极小的串行部分也会限制整体加速比，因此需要极强的CPU单核。 微决策（micro-decision）：讲者提出的概念，指乱序核运行时的一系列实时判断——分支预测、预取、流水线调度、缓存替换/QoS、值预测等。做好微决策，扩核心规模才有意义。 预取（Prefetch）/ stride / pointer chasing / SMS：预取是提前把数据取进缓存以降延迟。stride是等步长访问、pointer chasing是指针追踪（如图操作）、SMS是一种空间访存预取器。现代CPU集成多组预取器+选择器（类似MoE选专家）。 PF-LLM（LLMHint）：徐策羽团队的ASPLOS 2026最佳论文——用微调的千问0.5B模型离线读汇编代码，为每条Load指令预测最优预取策略，写入Prefetch Hint Table供在线预取器使用，平均带来约9.8% IPC提升。 PGO / 离线-在线信息：PGO（Profile-Guided Optimization）是基于profile的离线编译优化。讲者主张同时利用离线（大模型对代码的理解）与在线信息才能做出最有效的微决策。 Taalas（模型固化芯片）：多伦多初创公司（由Tenstorrent创始人创办），把AI模型权重直接固化进硅片（每个权重用一个晶体管存储），追求极致推理速度与能效；讲者认为其离CPU的3GHz同频尚远、且需多芯片联合。
四、Make Each Error Count：CPU的高可靠架构与智能验证
主讲人：江哲（东南大学集成电路学院教授）
江哲是国家高层次青年人才、ACM SIGBED Rising Star（中国区）、剑桥大学丘吉尔卓越研究者，博士毕业于英国约克大学计算机系统研究组，曾任瑞萨电子欧洲研发中心芯片架构师、Arm高级芯片设计师，并在剑桥大学做博士后。他曾率团队设计多款汽车芯片，包括全球首个28纳米跨域ASIL-D芯片RH850/U2，成果已应用于Arm Cortex-R52+、Morello 7纳米芯片等商用产品。
主要内容：
与其他讲者关注"更快"不同，江哲团队关注让CPU更可靠、功能更正确，工作分三个维度：可靠性架构、智能化验证、仿真加速。他先讲了个业内笑话——架构师能提各种让CPU更快的架构，但往往用不上，因为验证一个（微）架构的正确性要花大量时间；所以CPU设计的瓶颈其实在微架构验证。
可靠性架构（MEEK / PEEK）。 高可靠/功能安全处理器最常用的是双核锁步（Lockstep）——一个主核一个校验核跑同样的东西，结果不同即报错，能逐周期检错，但面积开销太高（要复制整个CPU）；服务器端常用线程级冗余（同一程序跑两遍），但性能直接下降2倍，高吞吐场景难用。团队提出异构并行检测架构（MEEK）：把大核上的单线程程序拆成很多片段，部署到小核上二次运行，比较每个片段的起止checkpoint即可检错。核心洞察是——CPU性能线性增长时面积指数增长，因此小核面积可能只有大核的1%~1‰、但IPC只差几倍；于是可把大核上飞快跑的程序拆成多份在小核上二次运行，而小核运行时的每次分支预测都是确定的（用大核记录的结果），很适合做线程级确定重放。访存问题用大核侧的Log Forward Unit记录每次访存地址和数据、小核比较即可完整校验。团队用几条自定义指令扩展让操作系统能实时分配小核任务、非侵入式提取大核数据。去年的工作实测跑SPEC2006/PARSEC性能开销小于5%、检测延迟微秒级、面积开销远小于双核锁步。
今年在MICRO上，团队做了PEEK——把保护范围扩展到特权态/操作系统。把技术直接用到操作系统保护时发现性能严重下降，深入分析定位到四个问题：其一，快照（snapshot）——原来只对应用的64个架构寄存器快照，而保护OS要对海量CSR快照，checkpoint越多性能越差；其二，权限态回放——大核小核所在权限态可能不同，每次回放要确认并转换权限；其三，去年架构的一个死锁bug——大核遇page fault会拿着锁去修复、小核也进page fault，大核等小核修复、小核等大核释放锁，形成死锁。解法：大核侧对CSR分类、只对高频修改的CSR做选择性快照（加保底修复）；小核侧做硬件快速上下文切换/权限转换微架构；对死锁profile出pattern、用额外硬件单元检测并修复。PEEK在中芯国际28nm流片，性能约1.02x（几乎无损）、覆盖率真正达99%、小核利用率打满至98.44%。
智能化验证（UVLLM）。 团队用大模型做验证。第一项（去年DAC）是用大模型自动搭建UVM验证框架并自动化修复，分四部分：预处理（Lint等，用脚本/形式化方法，大模型仅辅助）、Testbench/UVM环境搭建与激励生成（大模型配合脚本）、后处理（分析海量runtime log/波形、定位bug）、修复（本质是代码生成，用大模型）。核心理念是"不用大模型做everything，而是用它do right"——预处理这类形式化、规则化的工作用脚本完成，大模型只在合适处发力。与小米验证工程师的对比实验显示，平均有10倍性能提升。第二项是混合Fuzzing：设计完CPU后有海量现成fuzzer，团队"把所有fuzzer混在一起"做流片前最后验证，但发现每个fuzzer多是单目标、容易进入"孤岛"、覆盖率提不上去。他用"走迷宫打bug"类比：黑盒fuzzing看不到迷宫地图（微架构）、乱走但覆盖广、可能打出意外bug；白盒fuzzing能看到地图、更有目标、效率高。团队用大模型分析运行状况、自适应地更新变异策略（广度/深度优先、选灰盒还是白盒），本质不是造新fuzzer而是用大模型选择fuzzer、更新fuzzing策略——最终覆盖率提升不大但收敛更快。
仿真加速。 流片前最后卡在仿真速度上（FPGA快但可见性差、VCS/Verilator可见性高但慢）。团队借用MEEK的思路：把大核片段复制多份、在FPGA上重复运行并行加速。难点是从架构状态到微架构状态的巨大gap（架构态64个寄存器、微架构态几万个寄存器），解法是warm-up——校验第3片段时更早地从第2片段开始跑做预热，实验发现从第2段开始跑到第3段的微架构状态与从头跑非常相似；只需较少指令就能较充分复现CPU状态。
提问互动（非常热烈）： 吴昌等就仿真加速细节追问——是把一个软件程序切成几份、每份让一个完整CPU副本跑其中一段（如HLS里前段跑矩阵转置、后段跑傅里叶），并行运行、发现bug再把开始状态复现到软件仿真器定位。中科院王天成问异构多核切片的数据依赖策略——江哲答，从CPU角度所有数据依赖都抽象成load/store访存操作，只要记录大核每次访存即可保证小核复现一致；若某片段出错，下一片段会受影响但能被检测到，最简单的处理就是重启。还有关于UVM生成如何保证正确性（先过编译器、看coverage能否返回、再靠人review验证Spec）、以及warm-up的状态复现率（约90%~95%，L1 cache因LRU替换策略复现率不高，团队在做混合密度快照）等深入讨论。
延伸解读：术语与背景注解
双核锁步（Lockstep）/ 线程级冗余：Lockstep用两个核跑同样内容逐周期比对检错（面积翻倍）；线程级冗余同一程序跑两遍（性能减半）。都是传统高可靠方案，开销大。 MEEK / PEEK：江哲团队的可靠性架构。MEEK用异构大小核并行重执行做在线错误检测（把大核程序拆片段到小核二次运行比对）；PEEK把保护扩展到特权态/完整Linux系统，靠选择性CSR快照、快速上下文切换、死锁处理实现低开销可靠性。核心洞察是"CPU性能线性增长、面积指数增长"，故小核面积极小而IPC只差几倍。 ASIL-D / 功能安全：汽车电子最高等级的功能安全要求；讲者曾设计全球首个28nm跨域ASIL-D芯片RH850/U2。 UVM / UVLLM / Fuzzing：UVM是工业界标准的验证方法学；UVLLM用大模型自动搭建UVM环境、定位并修复bug；Fuzzing（模糊测试）通过随机激励找bug，白盒（看微架构）效率高、黑盒（看不到）覆盖广，团队用大模型自适应选择与更新策略。 CSR / 快照（Snapshot）/ Checkpoint：CSR是控制状态寄存器（特权态很多）；快照/checkpoint是保存CPU状态以便迁移或回放，是保护操作系统时的主要性能瓶颈。
五、软硬协同驱动下的AI加速器模拟平台与架构探索
主讲人：王钲荣（香港中文大学计算机科学与工程系助理教授）
王钲荣于加州大学洛杉矶分校（UCLA）获计算机科学博士学位，2025年9月加入港中文，研究方向为计算机体系结构，尤其关注高效存储系统和空间计算加速器，成果曾获MICRO 2022最佳论文提名、HPCA 2021最佳论文提名、2020年IEEE Micro Top Picks荣誉提名。
主要内容：
与前几位聚焦"用AI做设计"不同，王钲荣介绍的是一个更偏基础设施的工作——面向现代GPU的模拟器（FlashPC，今年MICRO录用）。动机很直接：过去近十年GPU算力与带宽演进极其激进（从V100的125T FP16、900GB/s带宽，一路到去年的约4PFLOPS、8TB/s带宽），本质是因为AI模型越来越大；GPU也从经典的SIMT设计不断引入定制化硬件与编程模型——V100引入了16×16的小粒度矩阵乘（Tensor Core）、A100引入细粒度异步数据搬运（一次最多128B）、Hopper引入TMA（核内DMA引擎，一条指令搬运整个16KB/32KB数据块）和WGMMA（把矩阵乘从流水线解耦，一条指令做最大64×256的矩阵乘）、Blackwell引入Tensor Memory和第五代Tensor Core（从编程角度已约等于一个"浅层TPU"）。
这形成了软硬件之间的"飞轮效应"：每代硬件提供越来越多定制单元和更定制的编程模型，同时也要求每代追求极致性能的算子针对这代硬件重写所有kernel，且这个飞轮还在加速（在Agent和大模型帮助下会更快）。但做体系结构研究，在"纯软件kernel研究"和"直接做RTL/流片"之间，其实缺一层可操控、可修改、相对精准的架构模拟器——因为真去改RTL、生成芯片、跑波形看性能，迭代周期太长。
他给了一个生动例子：Flash Attention 3（为Hopper适配）相比Flash Attention 2（为Ampere适配），在同样H100硬件上平均快53%、最高近80%——而这不是算法改变（online softmax等完全一样），仅仅因为FA3利用了适配的底层硬件。具体看，Hopper上GPU变成更异步的编程范式：传统FA2所有warp同构（都做读数据→QK→softmax→PV→写回），而Hopper引入Tensor Core后寄存器占用高、无法塞很多warp、硬件利用率下降；FA3改成warp specialization——producer warp只做异步数据搬运（不占矩阵寄存器，可塞更多来打满带宽、挤干流水线气泡）、consumer warp做实际计算。这就回到架构研究更本质的问题：拿到硬件可以profiling说"现在怎么表现"，但回答不了"下一代芯片该怎么设计"——各种异步计算原语、TMA带宽与矩阵乘数量该怎么重新设计、同步机制是否影响细粒度效率（如FA4在Blackwell上因受限于softmax算力，必须用软件模拟softmax）。回答这些需要一个可改、精准的架构模拟器。
而现有开源GPU模拟器大多停留在六七年前架构（最多支持到Ampere）、不支持这些异步执行原语、也不支持Triton等现代编译器生成的算子。FlashPC填补了这个gap：核心增加/修改了Tensor Core（支持Hopper/Blackwell矩阵指令）、TMA unit（核内DMA、支持最高五维数据搬运）、并用mbarrier把异步矩阵运算与数据搬运正确同步；还做了Triton方案（可直接抽取并replay Triton kernel，从而支持SGLang等用Triton写的高性能算子）；以及多线程加速。校准（calibration）需大量micro-benchmark和逆向工程——如测出TMA搬运不同数据量呈阶梯效应（因mbarrier是轮询语义、每次轮询约30多周期开销）。验证方面，在RTX 5090上对矩阵乘、Flash Attention及完整跑一层Llama 3.1-8B做validation，用Triton写kernel、用自家框架capture and replay、以英伟达NCU为baseline：矩阵乘精度基本在10%以内（少数shape约20%误差，源于地址交织的corner case）、Flash Attention精度也在10%以内、Llama整体精度可做到1%~2%，跨三个数量级的kernel size都能维持很好精度；八线程是加速甜点（约3.5倍）。
有了模拟器，团队回来做架构探索：用它解释"为什么FA2在H100上比FA3慢"——典型shape下FA2的Tensor Core指令数接近FA3的50倍、数据搬运指令也多很多倍，主要卡在Tensor Core流水的issue上（GPU是顺序核，付不起CPU乱序的面积代价，Tensor Core上一条MMA没执行完、下一条同warp的MMA无法发射，导致已ready的数据搬运指令也发不出去）。在模拟器里做"理想化实验"——在前后端间加一个无限深队列把前端issue与后端执行解耦，FA2性能就接近甚至持平FA3——这正说明Hopper做异步解耦硬件设计的价值。Blackwell更激进：矩阵乘的accumulator不再用寄存器、完全用Tensor Memory/Shared Memory提供输入输出。
FlashPC本身是基础设施工作、将开源（7月底目标），团队长期还与上海交大合作做开源GPU、3D堆叠等新架构探索，并考虑与CPU模拟结合（Agent时代CPU-GPU协同更重要）、以及让Agent能调用模拟器辅助架构探索。
提问互动： 有听众问"飞轮"演进方向——既然从计算到访存都"tile化"了，下一步能否把GPU老的SIMT那套legacy抛掉、重做成tile-level编程加tile-level分块计算。王钲荣认为这问题非常好（正是他做这个工作的初衷），趋势很明确（英伟达从TMA往上整套已完全tile化），但在SoC层面DMA发出的请求还是一个个的cacheline请求，在request traffic、3D情况下的Tensor cross-lane信息、memory controller修改、Chiplet等方向都还有很多可做的。
延伸解读：术语与背景注解
架构模拟器（Simulator）/ FlashPC：在真造芯片前用软件精确模拟硬件行为、快速评估架构改动的工具。FlashPC是王钲荣团队面向现代GPU（Hopper/Blackwell）的开源模拟器，支持TMA、WGMMA等新原语和Triton算子，MICRO 2026录用。 SIMT / Tensor Core / TMA / WGMMA / mbarrier：SIMT是GPU传统的单指令多线程模型；Tensor Core是矩阵乘专用单元；TMA是Hopper引入的核内DMA引擎（一条指令搬整块数据）；WGMMA是解耦的组级矩阵乘指令；mbarrier是共享内存上的同步屏障（轮询语义）。这些"异步化"特性是新GPU的关键。 warp / warp specialization：warp是GPU上32线程一组的执行单位；warp specialization让不同warp分工（producer专做数据搬运、consumer专做计算），是Hopper上Flash Attention 3提速的关键。 Flash Attention 2 / 3 / 4：注意力算子的高性能实现。FA3相比FA2在同样H100上快53%~80%，仅因适配了底层硬件（而非算法改变）；FA4在Blackwell上受softmax算力限制需软件模拟softmax。 Triton / SGLang / NCU：Triton是现代GPU算子编译器（很多kernel直接用它写）；SGLang是大模型推理框架；NCU是英伟达的性能分析工具（做模拟器校准的baseline）。 软硬件飞轮效应：每代硬件提供更多定制单元→算子重写榨取性能→反向驱动下一代硬件，循环加速。这也是研究需要一个"可改、精准"模拟器的原因。
六、基于大模型的硬件代码生成与优化（CodeV / ChipV）
主讲人：黄迪（中国科学院计算技术研究所副研究员）
黄迪长期从事人工智能与体系结构交叉研究，主要方向为芯片自动设计，设计发布了硬件代码生成大模型CodeV系列，在MICRO、OSDI、TCAD、NeurIPS等顶级会议及ACM/IEEE期刊发表论文二十余篇。
主要内容：
报告分背景趋势、现状挑战、初步探索、未来展望四部分。背景：随着通用处理器性能提升速度下降，未来会有越来越多针对各类场景的专用芯片，而"芯片种类多样"与"设计资源匮乏"之间产生矛盾（有报告指出2029年前后欧美芯片工程师缺口可达约5.9万~14.6万人）。芯片设计也有很高科学意义（从1950年前后香农奠定的开关电路设计理论、到1957年丘奇（Alonzo Church）提出的电路自动综合问题——给定输入输出之间的约束规范，能否判定并自动构造出满足要求的电路、再到1960年代人工智能会议上对自动编程的探讨，一直是AI与计算机领域的追求）。而现有EDA工具只能处理后端（从形式化输入到形式化输出），前端设计因输入输出形式不固定仍需大量人工。大模型在软件代码领域带来的迅速发展（Copilot称提升生产力55%、某公司报告称人均提交代码量提升8倍、90%代码由AI生成）为芯片设计带来新机会——因为硬件前端设计也是用代码做的。
现状与挑战：一是基础模型能力有待提升——随着信号数量和代码行数增加，经典大模型（如Claude 3.7）的功能正确率与语法正确率飞速下降，难以应对真实的长文档长代码；二是应用场景欠缺——研究大多集中在代码生成，而整个芯片设计流程的验证、优化、知识管理等环节研究不足。导致这些的挑战有四：数据数量与质量严重不足（开源Verilog+SystemVerilog代码量比排名最高的软件语言少18倍，硬件仓库的PR/issue数量也比软件少约9倍，最高的十个硬件仓库甚至不如软件一个benchmark）；抽象层级差距大（前端流程很长，做架构设计时就要对后端电路有所感知）；优化目标多样、模式复杂（PPA三指标相互制约）；模态多样（状态转移图、架构图、尤其波形图很难被大模型正确解析）。
初步探索——CodeV基础模型系列（0.5B~8B的一组小模型）：CodeV / CodeV-CodeQwen做基础Verilog代码生成与补全（芯片公司难放手让AI完成整个流程且不干预，故做辅助性的代码补全更可落地；小模型也适合内网私有部署）；CodeV-R1加入推理能力（像DeepSeek-R1/OpenAI o系列，能完成更复杂的模块级Verilog生成）；CodeV-SV面向验证（据property生成对应SystemVerilog用于形式验证）；ChipV Agent是较小的Agentic模型（能在仓库里做查找、打开文件等通用任务并多轮流程）。这些模型都基于循环校验的数据合成方法——利用数据、能力、任务三种"不对称性"：让大模型据Verilog代码生成自然语言描述（比据描述生成代码容易得多），再据描述反向生成新RTL，用两段RTL的等价性验证间接保证"自然语言描述与代码功能等价"。（团队从GitHub爬取超150万Verilog模块与2.4万Chisel模块，筛出16.5万高质量Verilog和1.87万Chisel；CodeV-CodeQwen在VerilogEval-machine上达77.6%、human上53.2%，超过GPT-4。）他还展示了data scaling与test-time scaling的持续提升趋势。
框架层工作：一是PPA优化的自动规则提取——RTL层面不同写法会产生PPA差异（因EDA工具无法捕获所有优化信息、做不了全局优化），传统靠手写规则；团队发现PPA优化也存在"scaling"（采样代码越多、PPA提升越好），于是大量采样得到PPA好/差的代码对、从中提取规则存入优化库，再对新代码自适应地抽取并改造规则、以树展开搜索的形式做优化，结果超越了基于手工规则的方法。二是针对长文档长代码（IP级模块），团队发现硬件代码有更高的"信息局部性"（文档很长但完成某段代码所需信息并不长），于是把文档拆片段、完成对应代码片段时抽取对应文档、再整合去debug，使IP级模块生成正确率比基础模型提升一倍以上。三是架构级设计（RISC-V ISA扩展）——输入RISC-V扩展指令文档、输出RTL设计，贡献在中间一层NOPP的IR：用它把文档功能描述清楚，再经背后精细的模拟器/编译器做指令集和处理器转换、最后模板映射为RTL，正确性靠用户提供的test IO和program保障；由此实现功能与性能解耦（可对IR做DSE优化），完成领域专用乱序CPU的逻辑扩展设计——直接据文档生成基本不可能正确，用该框架后正确性大幅提升、且需人工干预的行数显著降低（最多小于10行）。
未来展望：当AI越来越强，人反而成了芯片研发的主要瓶颈——用Coding Agent时大量时间不在写代码，而在定义输入和review输出，常常"Agent跑完了、人还没review完"。因此未来问题是：如何在保证可信验证的前提下降低流程中"人的含量"——从"人在环路"（不停review、把Agent卡住）走向"人在旁路"（人一开始定义好需求，Agent自动完成，人在旁等待）。
提问互动： 多位听众围绕NOPP IR追问。有听众指出CPU很多微架构的推测特性不会在ISA上直接展示，又追问指令间的数据依赖（如load与依赖它的计算指令）如何处理。黄迪先作答（目前做指令层扩展，微架构层优化需在模拟器及背后的设计中完成）；随后一位男听众主动上台补充，表示"这部分工作是我做的"，并详细解释了该IR的机制：NOPP用类Python形式描述单条指令的功能，指令内的数据依赖与控制依赖都体现其中（如最后一行的PC+4）；把ISA里所有指令都用这样的NOPP描述后，就能在背后的模拟器里运行——模拟器维护指令间依赖（数据依赖靠寄存器号、控制依赖靠PC），把乱序执行、分支预测、错误冲刷返回等都在模拟器层面实现一遍，并在生成RTL时做DSE（如ROB大小、分支预测策略、后端发射宽度等），指令间的依赖关系也在模拟器里实现映射。（据公开资料，这一"从ISA扩展经中间表示自动生成领域专用乱序CPU"的工作，属于中科院计算所"启蒙"（QiMeng）全自动处理器设计系统——即研制出全球首款AI设计CPU"启蒙1号/2号"的同一体系，QiMeng还包含CodeV、AutoOS、QiMeng-GEMM/TensorOp等组件。）
延伸解读：术语与背景注解
CodeV系列：中科院计算所（胡杏、黄迪等）研制的开源硬件代码生成大模型（0.5B~8B）。CodeV做Verilog生成/补全、CodeV-R1加推理、CodeV-SV做验证、ChipV Agent做仓库级Agentic任务。核心是"多级摘要/循环校验"数据合成法——让模型据代码生成描述（比反过来容易），再用RTL等价性验证保证数据质量。 循环校验的数据合成 / 三种不对称性：利用数据、能力、任务上的不对称性（生成描述比生成代码容易、判断代码是否达标比判断自然语言容易、可对RTL做等价验证）自动合成高质量训练数据，解决硬件代码数据稀缺问题。 PPA优化的自动规则提取：RTL不同写法会产生PPA差异；团队大量采样代码对、自动提取"好写法vs差写法"的规则存库，再自适应应用，超越手工规则。 信息局部性：硬件代码虽长，但完成某段代码所需的文档/上下文信息并不长；据此把长文档长代码拆片段处理，大幅提升IP级模块生成正确率。 NOPP IR / 领域专用CPU逻辑扩展：一层介于ISA文档与RTL之间的中间表示（用类Python描述每条指令的功能与依赖），经模拟器实现指令集/处理器语义、再映射为RTL，实现功能与性能解耦，可自动完成RISC-V ISA扩展这类架构级设计。 启蒙（QiMeng）系统：中科院计算所（智能处理器研究中心/计算机体系结构国重室）推出的软硬件全自动处理器设计系统，底层是领域专用的大处理器芯片模型（LPCM），中层是软硬件设计智能体，上层是应用。它研制出了全球首款由AI设计、能运行Linux的CPU"启蒙1号/2号"（qimeng-cpu-v1约5小时完成、规模较此前自动设计电路大1700余倍，性能对标Intel 80486SX/Arm Cortex-A53级别），并涵盖CodeV（HDL生成）、AutoOS（操作系统配置优化）、QiMeng-GEMM/TensorOp（算子自动生成）、QiMeng-Xpiler（张量程序编译）等组件。本场黄迪报告的CodeV/ChipV、以及那位听众补充的NOPP IR乱序CPU生成，都属于这一体系。 人在环路 vs 人在旁路：Agent时代的两种协作模式——前者人不停review、卡住Agent；后者人一开始定义好需求、Agent自动完成、人在旁等待。在保证可信验证前提下降低"人的含量"是提效关键。
结语
六场报告，串起了一条从电路到系统、从设计到验证的完整链条：吴昌用HLS+FPGA把"软件化的通用高能效算力"做成对GPU的有效补充；朱帅用强化学习与Skill技术，让通用大模型为国产GPU自动生成算子、调优布线；徐策羽用微调的0.5B小模型离线读代码、为CPU的预取"微决策"打提示，拿下ASPLOS最佳论文；江哲用异构大小核的并行重执行和大模型辅助验证，让CPU"更可靠、每个错误都算数"；王钲荣用一个精准的现代GPU模拟器，为软硬协同的架构探索补上关键一环；黄迪用CodeV/ChipV系列，把大模型硬件设计从写代码推进到PPA优化、长文档生成乃至架构级扩展。
论坛议程还设有一场圆桌讨论，主题是"面向处理器与系统设计，AI是在增强专家，还是在替代专家？"。而几乎每一位讲者的报告，都已在为这个问题作答——从吴昌坚持"AI与EDA结合而非AI一干到底"，到朱帅"模型越强、围栏挑战越大"的清醒，再到黄迪"人正成为流程瓶颈、要从人在环路走向人在旁路"的展望。共识逐渐清晰：在可预见的将来，AI是在大幅增强芯片设计的专家，而非替代他们；如何构建可信的验证闭环、把人从繁琐的中间环节解放出来、又守住正确性的底线，正是"智能技术驱动的自动处理器及系统设计"这一方向最核心、也最令人期待的命题。
