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双相智能功率级,AI芯片垂直供电的刚需
双相智能功率级,AI芯片垂直供电的刚需电子发烧友网报道（文/梁浩斌）AI数据中心供电的最后一步，是将低压大电流直接供给XPU。随着AI芯片功率提到至3kW级别，以及制程提升对芯片电压的的限制，超过1000A的供电电流需求，传统的供电架构LPD已经无法满足。 LPD也就是横向供电，过去这种电源模块布置在芯片四周的供电架构沿用了超过20年。随着电流进入1000A的级别，板上PDN（Power Delivery Network，供电网络）路径上的寄生电阻会带来巨大的额外功率消耗。 最近，英飞凌推出了一系列双相智能功率级产品，支持传统的横向和新的垂直功率传输（VPD）拓扑。而从各家厂商，乃至一些AI芯片厂商的动态来看，双相智能功率级产品，将会在VPD中逐步落地。
在引言中我们了解到，VPD出现的主要作用，是为了解决LPD在板上PDN路径上带来的额外功率消耗。 那么这种额外的功率消耗来源于哪里？我们从AI芯片的功率暴增开始理清这个逻辑链条。 首先，AI芯片的功率暴增，来源于三个层面。在需求上，随着大模型参数、上下文长度和推理请求量同步上行，推动芯片在封装层面集成更多晶体管和更大面积，等效总电容C呈上升趋势，从而加剧功耗、供电和散热压力。 在架构上，AI芯片与CPU不同，AI芯片主要是运行矩阵乘法，从设计端就是希望让尽可能多的晶体管同时进行工作。而反直觉的是，AI芯片的功率大头就在于数据搬运，按 Berkeley 的 Mark Horowitz 在ISSCC 2014给出的能耗数据，一次 32 位浮点加法的能耗约 0.9 pJ，而一次片外 DRAM 读取约 640 pJ，两者相差近 700 倍。大模型推理的算术强度一旦偏低，功耗就主要花在搬数据上。 而在物理层上，随着Dennard 缩放定律失效，晶体管数量的增长完全传导到芯片功耗上，再叠加漏电随温度指数上升形成的正反馈，芯片功耗提高，还需要用更强的散热来降低漏电和功耗。 另一方面，AI芯片需要集成更多晶体管，为了提高晶体管密度，那么就需要利用更先进的制程来降低晶体管的几何尺寸。但随着晶体管尺寸的缩小，栅氧化层为抑制短沟道效应而不断做薄，其击穿电压随之下降，所以每缩小一代工艺，工作电压就得同步降一档。 当然， FinFET与GAA等结构改善了栅极控制，电压下降也已经放缓。但另一方面，为了控制动态功耗，降压也是最佳解决方法之一。 动态功耗与电压的平方成正比，电压降 10%，功耗就降约两成；电压减半，同频功耗只剩四分之一。相比之下，降频虽然也省电，但性能损失明显大得多。这正是 DVFS（动态电压频率调节）与 AVS（自适应电压调节）成为现代SoC标配的原因。 于是如今的先进制程AI芯片电压从过去的1.2V以上，下降到如今0.8V甚至更低。 那么电压下降和功率暴涨会发生什么？自然是电流大幅提高。以1000W功耗为例：VDD为1.3V时电流约769A，降至0.65V后升至约1538A，电压只降了一半，电流翻了一倍。 根据Vicor的白皮书数据，目前业界最新AI处理器具有大约1kA的稳态电流，峰值电流达 1.5kA至2kA。 而按照P=I²R计算，电流翻倍意味着损耗增至四倍。若 PDN 电阻维持 200μΩ，1000A下损耗即达200W，而这200W功耗是白白增加在主板上的。 既然电压无法提高、损耗又随电流平方增长，供电设计唯一可动的变量就只剩下PDN电阻，而PDN电阻是路径长度的物理函数。也就是说，将此前分布在芯片四周的电源模块，转移到芯片背面，那么电源和芯片之间的电流传导路径就能够大幅压缩，这就是VPD的思路。 Vicor也白皮书指出，处理器常规多相降压稳压器输出的典型 PDN 电阻在 200 至 400μΩ 之间，所带来的 PCB 功耗为稳态 (P=I²R) 200-400W，对于任何系统来说，都太高了，根本无法处理。同时提高电压并不现实，PoL电压仍在快速下降以维持摩尔定律的有效性，所以唯一可行的方法是减少 PDN 电阻，将稳压器尽量靠近处理器布置。 具体来说，VPD就是将源模块移到主板背面、芯片正下方，输出功率引脚位图与芯片电源引脚精确对齐，电流垂直向上穿过基板注入芯片。与此同时，供电模块从主板正面移走，释放的板面面积可还给GPU Scale Up互联、多通道内存与高速 IO；基板所需电源引脚数量也大幅减少。 所以VPD所带来的收益不只是单方面的，除了降低系统功耗，还能提高算力密度，这也是各家AI芯片厂商在积极推动VPD的原因。
将以往布置在芯片四周的供电模块，转移到芯片背面，第一个问题就是怎么才能放得下？ 对于VPD来说，首先主板背面可用面积受芯片投影区限制，模块尺寸无法随意放大；其次垂直方向高度要留给散热路径，模块必须做薄；其三，BGA 焊球的载流能力与过孔电感构成硬约束，每对 VDD/VSS 过孔电感超过约 4nH 即会限制负载瞬态响应。 而芯片电流冲上KA级别后，为控制过热、降低输出纹波并改善瞬态响应，稳压模块需要更多相位分摊电流。即又要增加相数，但模块面积和高度不能增加。 那么，将两相集成单个封装模块，就是目前双相智能功率级的解法。今年6月，海光信息联合生态伙伴研发的 Dual SPS 提供了可参考的量化结果，在 6×6mm 封装内集成两颗 SPS，相比 4×6mm 的单 SPS 封装，面积仅增加 50% 却换来功率翻倍，功率密度提升 33%。 若配合 Zero-Bias TLVR 拓扑，10 相供电的整体宽度可从近 60mm 压缩至约 40mm，占用面积降低约三分之一，可承载电流反而增加 25%。 因此，英飞凌、TI、MPS等厂商都陆续推出了双相智能功率级产品。英飞凌在近期推出了TDA235E5和TDA235E0双相智能功率级，集成OptiMOS™ 6 MOSFET和双相驱动IC，封装为6 x 6 x 0.8 mm³，这些器件实现了超过2A/mm²的新业界记录，封装高度仅为0.8毫米，最高支持300A峰值电流和120A总设计电流。 TI推出的CSDM65295x 是双相位降压智能功率级模块系列，该系列把驱动 IC 与功率 MOSFET 集成进单片无铅设计，并在封装内同时集成电感与VIN/VDD旁路电容——后者用于压缩回路电感、抑制振铃；其中CSDM65295 集成传统VR电感，CSDM65295T集成耦合电感（TLVR）。封装为顶部冷却的 9mm×10mm×5mm LGA，电流能力为峰值180A、连续 130A RMS。 MPS 是双相产品型号最齐全的一家，其双相产品归入 Intelli-Module 系列，把 DrMOS 与电感一并封装。官网在列的双相型号共 15 款，按电流分为 120A（MPC22161-120，60A/相）、130A（MPC22157-130、MPC22158-130、MPC22163-130、MPC22167-130 等 11 款，65A/相）与 170A（MPC22165-170、MPC22168-170，85A/相）三档；封装以 LGA-72 为主，底面尺寸 9×9.9mm 或 9×10mm，高度从 4mm 到 10mm 分档，MPC22158-130 则采用 LGA-45 的 8×8×3.8mm 小封装，输入电压下限下探到 3V。全部型号均为 4–16V 输入、集成 DrMOS 与电感、支持 QST 与 Accu-Sense 电流采样、兼容三态 PWM，两路独立输出可并联，配套 MP2891 控制器。另有专门的双相 TLVR 型号 MPC22175-130，引脚兼容传统双相 VR 通用封装。 国内厂商在智能功率级方面，目前主要以单相产品为主，比如杰华特、晶丰明源、茂睿芯、芯朋微等都已经将智能功率级产品导入到AI服务器领域。
作为VPD时代AI芯片的关键供电基座，双相智能功率级目前正随着VPD方向的逻辑确定性，而逐步成为一个显著的技术趋势。未来随着功率密度需求的持续提高，还将从双相走向多相集成，功率级集成度将继续提高，这也是目前国内厂商的短板，同时也是未来的机会。 声明：本文由电子发烧友原创，转载请注明以上来源。如需入群交流，请添加微信elecfans999，投稿爆料采访需求，请发邮箱wuzipeng@elecfans.com。 将我们设为星标，不错过每一次更新！
VPD替代LPD的逻辑链条
双相智能功率级：继续提高供电密度
小结：
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